搜索资源列表
clock2001
- 时钟模块之一：二进制转BCD码verilog源代码FPGA advantage编程环境-clock module : BCD switch binary source code Verilog FPGA advantage programming environment
clock
- verilog编写的时钟控制程序，在xilinx芯片上开发。具有案件防抖等考虑，
tongbu
- 使用VERILOG开发时钟同步算法，能够从数据信号中提取时钟信息，-Clock synchronization algorithm using VERILOG developed to extract the clock from the data signal information,
IIC_Verilog1
- 功能：IIC通信的Verilog描述写法； 包含有通信部分（写数据和读数据），分频时钟SCL，和顶层模块。-Function: IIC communication Verilog descr iption written contains the communication part (write and read data), sub-frequency clock SCL, and the top-level module.
digitalclock
- Verilog数字时钟 实现24小时的监控，用七段码显示出来，包含时序图等 在ISE下仿真-digital clock Verilog
clock
- 实现时钟的计时、报时功能，verilog实现。-To achieve time clock, timekeeping functions, verilog achieve.
divid5_VERILOG
- VERILOG实现无分频时钟，包括测试文件，经过验证可用-VERILOG is no difference between the frequency of the clock implementation, including test papers, can be used after authentication
SDH
- SDH的有关介绍，包括： SDH介绍.pdf， SDH传输时隙环回定位故障.pdf， SDH传输网的时钟优化.pdf。-SDH relevant, including: SDH introduced. Pdf, SDH transmission slot Fault Circular. Pdf, SDH transmission network optimization of the clock. Pdf.
RTC
- verilog编写的RTC（实时时钟）包含APB总线接口、时钟计时部分等-verilog prepared by the RTC (real time clock) contains APB bus interface, clock time some other
digi_clock
- VerilogHDL程序，功能是可以实现一个数字电子时钟。-It s a Verilog-HDL procedure which can makes a digital electronic clock.
count60
- 用verilog实现60计数的功能，在制做时钟程序时将用到。本人已经用Quarter9.0运行成功。-Verilog 60 counts with realize the function of making the clock in the program will be used. I have run successfully with Quarter9.0.
verilog
- 设计可以对两个运动员赛跑计时的秒表:(1）只有时钟（clk）和一个按键（key），每按一次，key是持续一个时钟周期的高电平脉冲 （2）秒表输出用0－59的整数表示 （3）key： （A）按一下key，开始计数； （B）第一个运动员到终点时第二下key，记住时间，继续计数； （C）二个运动员到时按第三下key，停止计数； （D）然后按第四下key，秒表输出第一个运动员到终点的时间，即按第二下key时记住的计数值； （E）按第五下key，秒表清0。 -Design
Verilog
- 用Verilog语言编写的多功能数字钟，用七段显示时钟-Verilog language, multi-function digital clock clock, seven-segment display
clock_project
- verilog 时钟 1602和数码管 显示-verilog 1602 and digital display clock
verilog-basic
- verilog基础编程，交通指示灯，时钟，LED等类容-Based programming verilog, traffic lights, clock, LED such as capacity
01_led_test
- 跑马灯的小程序，按照时钟控制可以按顺序跑马，我的晶振是50m(a small piece of programme used verilog language ,useful)
shiyan
- 用verilog语言实现数字中， 在fpga上实现(Using Verilog language to achieve digital, implemented on FPGA)
zx
- 电子时钟，具有校时校分、设定闹钟、计时的功能(The electronic clock has the function of adjusting time, setting alarm clock and timing)
timer_se
- 数字时钟可以显示分、秒，并通过按键进行复位；数字时钟由四个基本模块组成，顶层模块、分频模块、计数模块、译码显示模块。（1）分频模块 分频器将开发板提供的6MHz时钟信号分频得到周期为1s的控制信号，控制计数器改变状态。（2）计数模块：秒钟和分钟利用两个模60的BCD码计数器实现。计数器分为高4位与低4位分别控制低4位每秒钟加1，变化状态为0~9，低4位状态变化到9时，高4位加1，变化状态为0~5。秒钟计数达到59时，分钟低四位从1开始，每59秒加1，低4位状态变化到9时，高4位加1，变化状态为0
cdcm6208
- cmcd驱动芯片的verilog代码可以直接应用到工程中(cmcd interface you can application in your project)