分频计数器verilog源代码,包括实验说明文档,清晰易懂.-this code can easily be understood and teaches you how to divide the clock.

设计可以对两个运动员赛跑计时的秒表:(1）只有时钟（clk）和一个按键（key），每按一次，key是持续一个时钟周期的高电平脉冲 （2）秒表输出用0－59的整数表示 （3）key： （A）按一下key，开始计数； （B）第一个运动员到终点时第二下key，记住时间，继续计数； （C）二个运动员到时按第三下key，停止计数； （D）然后按第四下key，秒表输出第一个运动员到终点的时间，即按第二下key时记住的计数值； （E）按第五下key，秒表清0。 -Design

Verilog 电梯控制器设计 设计一个八层楼房自动电梯控制器，用八个 LED显示出来电梯行进过程，并有数码管显示出来电梯当前所在楼层位置，在每层电梯入口处设有请求按钮开关，请求按钮按下则相应楼层的的LED 亮亮。 用 CLK脉冲控制电梯运动，每来一个 CLK脉冲电梯升（降）一层。电梯到达有请求的楼层后，该层次的指示灯灭，电梯门打开（开门指示灯亮），开门 5 秒后，电梯门自动关闭，电梯继续运行。 -Automatic elevator controller Verilog elevator

AD采集芯片ADS8328的Verilog驱动代码，经过验证可用 -//Target IC: ADS8328(Read Frame Controlled via CS(FS=1) // IC Descr iption: Manual Channel Select, CLK Period = 10MHz(1MHz-21MHz), CS_n Low to DataVaild [3ns,15ns] // IC Time Sequence: da_tick = 50ns, da work p