搜索资源列表
-
0下载：
用vhdl代码写的并行转串行的程序,波形图正确,已经在板子上运行过,良好-using VHDL code written in parallel to serial procedures waveform correct, the board has been running that good
-
-
0下载：
该模块主要完成并串转换功能。其中system_clk是输入并行时钟的频率，它是串行时钟serial_clk的八倍。byte_data_en是输入并行数据使能信号，byte_data是输入并行数据。serial_data是转换后的串行数据，bit_data_enable是串行数据有效信号。,The module main is completed and the string conversion functions. System_clk which is an input parallel c
-
-
0下载：
pie编码器,将串行数据并行输出的一种常用编码-pie encoder, parallel to serial data output of a common coding
-
-
0下载：
并行数据转换串行数据发生VHDL程序，需要的同志可以看看是否可以用 自己写的-Serial data in parallel data conversion process occurred in VHDL, the comrades need to see if it can be written in their own
-
-
0下载：
实现窗口搜索算法的并行系统——序列存储器-Search algorithm to achieve the window parallel systems- Serial Memory
-
-
0下载：
VHDL各类源文件，串并行转换，显示时钟，阵列显示等-VHDL source files of various types, serial to parallel conversion, clock display, an array of display
-
-
0下载：
一个VHDL编的简单乘法器，基本原理设计如下图所示: 将两个操作数分别以串行和并行模式输入到乘法器的输入端, 用串行输入操作数的每一位依次去乘并行输入的操作数, 每次的结果称之为部分积, 将每次相乘得到的部分积加到累加器里, 形成部分和, 部分和在与下一个部分积相加前要进行移位操作。-A simple multiplier VHDL series, the basic principles of design as follows: two operands, respectively, ser
-
-
0下载：
用VHDL实现的串行数据与并行数据相互转换的程序代码-Using VHDL to achieve the serial data and parallel data conversion program code
-
