包含了四位计数器等基本数字模块的的verilog HDL程序代码,该功能实现,可以直接利用DC进行综合,得到硬件电路,亦能够转换成VHDL语言进行综合

本文用Verilog语言设计实现SWP数字收发接口的电路设计，并用QuartusⅡ9.1完成调试和功能仿真。在我们的设计中，采用的是分模块的设计方法。设计过程中，我们将首先完成系统架构设计，明确各个分模块的功能。分别实现各模块功能后，再联合所有模块进行总体系统的调试和仿真，最终完成SWP数字收发接口的模块设计。-SWP paper implements digital transceiver interface circuit design using Verilog language desi

用verilog语言实现数字电路低通滤波器(Implementation of digital circuit low-pass filter using Verilog language)