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VHDL-FPGA-clock
- ＦＰＧＡ数字钟的设计，用VHDL语言编程，max+plus仿真，可在实际电路中验证-FPGA design, VHDL programming, max plus simulation, in the actual circuit verification
duogongnengdianzishuzizhong
- 多功能电子数字钟vhdl 计算机专业课程设计必备
CLOCK
- 文通过ALTERA公司的quartus II软件，用Verilog HDL语言完成多功能数字钟的设计。主要完成的功能为：计时功能，24小时制计时显示；通过七段数码管动态显示时间；校时设置功能，可分别设置时、分、秒；跑表的启动、停止 、保持显示和清除。-Through the ALTERA company quartus II software, using Verilog HDL language to complete the design of multi-function digital
LIBRARY
- 基于VHDL的数字钟的设计，能够显示年月日，时分秒等功能。-VHDL-based digital clock designed to display years on, when minutes and seconds functions
0608190248xiatao
- 实验利借助于Quartus II 软件设计了一个多功能数字钟，实现了校时，校分，清零，保持和整点报时等多种基本功能，此外还实现了闹钟，星期，音乐闹铃等附加功能。本文首先利用Quartus II进行原理图设计并仿真调试，最后在实验板上验证了设计的正确性。 关键字：数字钟 闹钟 仿真 准点报时 -Quartus II software by means of experimental Lee designed a multi-functional digital clock and real
bcd
- 十进制转换为BCD码，可以用于数字钟的设计，及其涉及到LED显示的程序中去，是VHDL的-Converted to decimal BCD code, can be used in the design of the digital clock, LED display program involves VHDL
Digital-clock-design
- 数字钟设计 用VHDL实现一个50MHZ到1HZ的分频器，利用Quartus II进行文本编辑输入和仿真硬件测试。实现一个60进制和24进制的计数器。测试成功。-Digital clock design using VHDL a 50MHZ to 1HZ divider using Quartus II simulation for text input and editing hardware test. Achieve a 60 hex and 24 hex counter. Test wa
FPGA
- 数字钟的VHDL语言程序，包含了好几个模块，是毕业设计的优秀程序，值得下载！-VHDL language program of digital clock, contains several modules, is an excellent program, graduation design is worth to download!
shuzizhong
- 数字电子钟设计，包括时、分、秒模块，文件中包括使用VHDL语言编写源码以及原理图（时、分、秒模块）(Digital clock source as well as schematic)
clock
- 数字钟可以实现整点响铃，预置数，十二小时24小时切换(Digital clock can achieve the whole point of the bell)
数字钟设计
- 1.蜂鸣器整点报时 2.clr清零端，按下全部归零 3.使能端，按下使能端，数字钟停止，放开使能端，数字钟恢复(A digital clock, with a buzzer, a reset button, and an end.)