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experiment_7
- 基于ROM的正弦波发生器的设计:使用MATLAB得到这64个波形数据，将这些存数据写入一个ROM中。再输入时钟，每个上升沿依次读取一个波形数据-ROM-based sine wave generator of the design: the use of MATLAB to obtain waveform data 64, to write the data in a ROM. Re-enter the clock, each rising edge followed by a read wav
vhdl
- 实现代码，A、B为输入、Y为输出，它们为8位向量。OE为输出使能，低电平有效。IE为输入锁存时能，上升沿有效。Ci为进位输入，Co为进位输出。 S0、S1、S2为运算逻辑选择输入： ，用vhdl语言编写，基于数字电路。-Implementation code, A, B input, Y the output, they are 8-bit vector. OE to output enable, active low. IE when the input latch, rising e
fpganaoz
- 基于FPGA闹钟系统的设计。 1.秒模块实际上是一个计数器，一秒记录一次并输出。 2.分，时模块在一个脉冲上升沿计数一次的基础上，加入了时间调整控制。 3.调整时间的控制模块，在使能信号有效时，才可实现时分的调整。 4.闹钟调整及控制模块，可实现闹钟设时的调节功能。 5.显示模块，实现时间与闹钟显示的切换。 6.闹铃模块，实现闹铃的发声装置。 7.总逻辑模块，实现电子闹钟相应功能的总系统。 -FPGA-based alarm system design. 1. S
cap(10-6)
- 描述:用CAP2对脉冲的上升沿进行捕获，再计算脉冲宽度-chat cap2
KEY_TIME
- 自己写的利用定时器和改变中断上升沿或下降沿来计算按键的时间。方便移植，不怎么占用CPU。For msp430g2553.-Write my own use of timer and change rise or fall along the interrupt along to calculate button of time. Convenient transplantation, don t take up the CPU.For msp430g2553.
memory
- 设计一个能够对实验台上的存储器读写的部件，满足以下目标： （1）一个16位的存储器地址寄存器。该寄存器在reset为低电平时清零，在时钟clk的上升沿加1，地址寄存器在超过ox000f后下一个时钟上升沿回到0。 （2）一个标志寄存器，在reset为低电平时复位为0，当存储器地址寄存器等于0x000f后，下一个时钟clk的上升沿标志寄存器翻转。 （3）在标志寄存器为0时执行存储器存数功能，从存储器的0单元开始存16个16位数。按动一次单脉冲按钮，存一次数，存的数由内部产生，不由实验台开
edge-test
- Verilog HDL边沿检测主要有上升沿和下降沿检测-Verilog HDL edge detection are rising and falling edge detection
Boolean-Trigger
- labview2012SP1实现开关量上升沿及下降沿功能-BOOLEN TRIGGER
ArCheck
- 8 位串入、并出移位寄存器，时钟上升沿数据右移一位，输入为DSA和DSB的逻辑与。复位端低有效，非同步地清除寄存器，强制所有的输出为低电平。-8 string into and out of the shift register, the clock rising edge of data to the right one, input logic and DSA and DSB. Active low reset terminal, non-synchronously cleared regi
key_detect
- 按键检测去抖源代码，默认输入时钟为100Mhz，有上升沿、下降沿双沿检测机制。-key detect soure code,you can detect rising or falling .
边沿检测
- 按钮的边沿检测 左工业控制的人的都需要的 可以改成下降沿 可以做成上升沿(Button edge detection, left industrial control of the human needs can be changed to the falling edge can be made into the rising edge)
fpga_instantiation
- spi通讯协议，采用第三种CPOL=1，CPHA=1，（1）通过边沿检测技术得出SCK上升沿与下降沿标志,用于下面状态机中的数据采样及发送。 （2）根据时序图，采用1个状态机分别在SCK上升沿实现数据采样（该固件未调用下降沿数据发送）。无论是采样还是发送，都是高位在前，从Bit[7]到Bit[0]，共8位数据。将采集到的八位数据存放入一个16位寄存器中。(SPI communication protocol, using third kinds of CPOL=1, CPHA=1, (1) t
小车进屋
- 小车进屋，自动门升起，两个传感器，一个上限开关，一个下线开关(The car comes in, the automatic door rises, the two sensors, an upper limit switch, a switch)
复合信号频率计
- 该系统基于TMS320F2808实现，用来检测和重建复合频率信号中的主次信号。该系统由计算模块、重建模块和通讯模块组成。为了能在实时运行中自适应地确定采样频率，我们采取了“eCAP+AD”的方法，eCAP模块记录下整形后的复合信号的上升沿过零点时间值并估计出主频率，从而使系统能自动地选取合适的采样频率完成AD采样过程。系统采用了4096点的FFT算法，能够实现高达0.25Hz的频率分辨率，相对分辨率达到0.05%。(The system is based on TMS320F2808 to de
波浪型计数器
- 设计一个计数器，输入计数脉冲和清零信号，输出2位16进制计数值。计数器的计数规律如下:清零信号有效时输出0，计数脉冲上升沿时，输出由0递增到ff，再递减到1，然后在递增到fe，再递减到2，再递增，按如此规律反复计数。(A counter is designed, the count pulse and the zero signal are input, and the 2 - bit 16 - digit number is output. The counting rule of the c
程序选择变化的上升沿
- labview实现的值改变后自动丢出一个上升沿信号(A rising edge signal is automatically lost after the value of the LabVIEW is changed)
Final_final_test
- 五级流水CPU设计 流水线是数字系统中一种提高系统稳定性和工作速度的方法，广泛应用于高档CPU的架构中。根据MIPS处理器的特点，将整体的处理过程分为取指令（IF）、指令译码（ID）、执行（EX）、存储器访问（MEM）和寄存器会写（WB）五级，对应多周期的五个处理阶段。一个指令的执行需要5个时钟周期，每个时钟周期的上升沿来临时，此指令所代表的一系列数据和控制信息将转移到下一级处理。(Five level flow CPU design)