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Designofanon-integerdivider
- 设计一个非整数分频器用分针数来分频，微机原理的作业-Design of a non-integer divider
T0offenpin
- 分频器的设计。基于M16.用T0定时器。有proteus仿真-Divider design. Based on the M16. By T0 timer. There proteus simulation
Crossover
- 分频器的设计，包含普通分频器和占空比为50 的奇数分频 ；4位乘法器的VHDL程序；-Crossover design, including general divider and the duty cycle of 50 of the odd frequency 4-bit multiplier VHDL procedures
verilog
- 一些基本的Verilog 代码 包括基本的分频器设计，交通灯设计，自动售货机设计，有限状态机的设计-Some basic Verilog For freshman
frequency-divider-graphic-design
- 数字系统EDA 多级分频器图形设计 熟悉和掌握MAX+PlusⅡ的编译、仿真操作。-The multi-level divider graphic design of digital systems EDA familiar with and master MAX+Plus Ⅱ compilation, simulation operation.
shu_ma_guan4
- 基于span3E进行数码管显示的控制，时钟采用了计数分频器的设计，将50MHz的是时钟作为系统时钟-Based span3E control, digital display clock count divider design, the 50MHz clock as the system clock
Verilog-crossover-design
- Verilog分频器设计分频器是FPGA设计中使用频率非常高的基本单元之一-Verilog crossover design
divider
- 偶数 奇数 小数分频器的设计,很详细实用，希望对大家有帮助-even odd frequency_divider
Digital-clock-design
- 数字钟设计 用VHDL实现一个50MHZ到1HZ的分频器，利用Quartus II进行文本编辑输入和仿真硬件测试。实现一个60进制和24进制的计数器。测试成功。-Digital clock design using VHDL a 50MHZ to 1HZ divider using Quartus II simulation for text input and editing hardware test. Achieve a 60 hex and 24 hex counter. Test wa
DIV
- 用verilog语言设计分屏器，本程序分为两部分，一个可以实现任意奇偶分频的设计，一个可以实现任意半整分频的设计-Split screen using verilog language design, this procedure is divided into two parts, one can achieve arbitrary parity crossover design, one can achieve arbitrary dividing half the whole design
BELL
- //深圳市21EDA电子 //开发板型号:A-C5FB //接线的时候，注意要断电。 功能：向蜂鸣器发送一定频率的方波可以使蜂鸣器发出相应的音调， 功能：该实验通过设计一个状态机和分频 器使蜂鸣器发出"多来咪发梭拉西多"的音调。 -//Shenzhen 21EDA Electronics// development board Model: A-C5FB// www.sz-21eda.com// www.21eda.net// wiring, pay attenti
AWR_empty
- 用于AWR的微波设计简单的开发模板，能够直接适用大多数开发，如四分之一波长阻抗变换器，分频选择器等-The simple development template for microwave design of AWR can be directly applied to most development, such as 1/4 wavelength impedance converter, frequency dividing selector, etc.
基于FPGA的乐曲硬件演奏系统设计与实现_夏冰
- 通过分频实现FPGA的乐曲播放，制作简易播放器(Implementation of FPGA music player)
timer_se
- 数字时钟可以显示分、秒，并通过按键进行复位；数字时钟由四个基本模块组成，顶层模块、分频模块、计数模块、译码显示模块。（1）分频模块 分频器将开发板提供的6MHz时钟信号分频得到周期为1s的控制信号，控制计数器改变状态。（2）计数模块：秒钟和分钟利用两个模60的BCD码计数器实现。计数器分为高4位与低4位分别控制低4位每秒钟加1，变化状态为0~9，低4位状态变化到9时，高4位加1，变化状态为0~5。秒钟计数达到59时，分钟低四位从1开始，每59秒加1，低4位状态变化到9时，高4位加1，变化状态为0
ise
- 在ise软件上，用VHDL语言，设计的数字跑表，可以两位计数，含分频器，计数器(In the ISE software, using VHDL language digital stopwatch design, can two counts, including frequency divider, counter)
分频显示
- VHDL实验中，实现分频与数码管显示。掌握BCD-七段显示译码器的功能和设计方法； 掌握用硬件描述语言的方法设计组合逻辑电路——BCD-七段显示译码器。(In the VHDL experiment, frequency division and digital tube display are realized.)