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CLOCK
- 文通过ALTERA公司的quartus II软件，用Verilog HDL语言完成多功能数字钟的设计。主要完成的功能为：计时功能，24小时制计时显示；通过七段数码管动态显示时间；校时设置功能，可分别设置时、分、秒；跑表的启动、停止 、保持显示和清除。-Through the ALTERA company quartus II software, using Verilog HDL language to complete the design of multi-function digital
VerilogHDL
- 本文主要分析了FIR数字滤波器的基本结构和硬件构成特点,简要介绍了FIR滤波器实现的方式优缺点 结合Altera公司的Stratix系列产品的特点,以一个基于MAC的8阶FIR数字滤波器的设计为例,给出了使用Verilog硬件描述语言进行数字逻辑设计的过程和方法,并且在QuartusⅡ的集成开发环境下编写HDL代码,进行综合 利用QuartusⅡ内部的仿真器对设计做脉冲响应仿真和验证。-This paper analyzes the FIR digital filter structure an
8.1
- ALTERA quartusii 破解 -quartusii
fpga_div
- Altera的FPGA，设计的硬件除法器-Altera' s FPGA, the design of the hardware divider
code
- This code for ASCII ALTERA
an497_design_example_altera_CPLD_LCD
- altera cpld lcd controller
dds_v3_test3
- DDS控制器在FPGA上的实现，使用Quartus II8.1开发环境，使用Altera 原理图设计方法，10位宽度，配合dac9-DDS controller in the FPGA on the realization of Quartus II8.1 use development environment, the use of Altera schematic design, 10-bit width, with dac900
PWM_GEN
- 这是Altera PWM生成的一个实例。包含project文件，源代码，仿真文件。经过验证，实际可用。-This is an example of Altera PWM generated. Contains the project files, source code, simulation files. After verification, the actual available.
ddsgt
- 采用DDS技术，在Altera 8.1软件下，利用VHDL语言编程，从而产生正弦波信号，经调试，文件正确可用-Using DDS technology, Altera 8.1 software, using the VHDL language programming, resulting in sine wave signal, after debugging, documentation is available right
DDS
- 利用现场可编程逻辑门阵列FPGA实现直接数字频率合成（DDS）的原理，以及以DDS为核心的信号发生器。探讨DDS技术在FPGA中 的实现方法，提出采用ALTERA公司的FLEX系列FPGA芯片FLEX10K进行直接数字频率合成的VHDL源程序。-The use of field-programmable gate array FPGA to realize the principle of the direct digital frequency synthesis (DDS) DDS as t
binary_counter_timer_64
- vhdl code which implement a six binary counter, with adjustable frequency.this module is tested in Quartus tool of ALTERA.
USB_BLASTER_code
- 用于制作ALTERA FPGA的下载线（USB_BLASTER）的CPLD逻辑代码（VHDL代码）。-USB BLASTER CODE DDFP SDFA SDE DSF DOD DOE DOE DOIII DEG SDAF, FSGR SE.
vhdl
- verilog for LVDS altera stratix4
vhdl
- altera DE0 fpga开发板中文资料-altera DE0 fpga development board Chinese data
VHDL_MP3
- vhdl mp3 altera good example
audio1
- a good vhdl code for audio configuration altera de1 bored a good vhdl code for audio configuration altera de1 bored a good vhdl code for audio configuration altera de1 bored -a good vhdl code for audio configuration altera de1 bored a good vhdl code
lab2_1
- Lab2 part1 altera VHDL Course
lab2_2
- Lab2 part2 altera VHDL Course
lab2_3
- Lab2 part3 altera VHDL Course
lab2_4
- Lab2 part4 altera VHDL Course