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multi8x8
- 该源码为8位乘法器的VHDL语言描述，由一个8位右移寄存器，2个4位加法器例化成8位加法器，一个16位数据锁存器构成。采用移位相加的方式，从被乘数的低位开始，与乘数的每个位移位相加求和。最后实现其乘法器功能。-The source code for the 8-bit multiplier in VHDL language to describe, from an 8-bit right shift register, two 4-bit adder example into 8-bit add
BCD_adder_4digit
- 首先将最大四位的整数转换成BCD码，然后用VHDL设计一个4位BCD码加法器，-BCD_adder_4digit
VHDLexample
- 步进电机控制，直流电机控制，加法器，状态机等等经典的VHDL例子程序。-Stepper motor control, DC motor control, adders, state machines, etc. The classic example VHDL procedures.
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- 加法器测试平台，具有键盘输入，屏幕显示功能-Adder test platform with a keyboard input, screen display
mul
- 加法器树乘法器结合了移位相加乘法器和查找表乘法器的优点。它使用的加法器数目等于操作数位数减 1 ，加法器精度为操作数位数的2倍，需要的与门数等于操作数的平方。 因此 8 位乘法器需要7个15位加法器和64个与门-Adder tree multiplier multiplier combination of shift and add multiplier advantage of look-up table. It uses the adder operand is equivalent to
testZ
- 八位加法器的原理图实现方法和一位半加器 全加器的原理图实现-Eight adder schematic diagram of the method and a half adder full adder schematic diagram of the realization of
add
- 采用VHDL语言写的ADD加法器，并有原理图式-VHDL language used to write the adder ADD and the principle of schema
LIBRARYieee
- 顶·· ·· ·· ·· ·· ·· 用VHDL语言实现加法器设计 -Top with VHDL language Adder
adder
- 本设计是做了一个32位超前进位加法器，能够快速计算-This design is made of a 32-bit lookahead adder, to quickly calculate
VHDL
- 加法器、寄存器、半加器、译码器的硬件描述语言的描述-describe summator ，register，half adder,decoder with VHDL
fudian_add
- 用VHDL实现32位浮点加法器，结合乘法器具体实现用与快速傅里叶变换中。-use VHDL to finish the add device.
add48
- 本历程时用vhdl实现对48位加法器的流水线设计，通过本程序可以了解流水线的设计方法，可以结合流水线的示意图度此程序。-The process of using vhdl 48-bit adder pipeline design, pipeline design can learn through this program, this program can be combined with the schematic diagram of the pipeline.
EDA
- 用VHDL语言实现8位移位加法器。代码简单-With VHDL 8-bit shift adder. Simple code
32adders
- 32位加法器实现程序，VHDL/VERILOg实验课上可以直接用-32 adders to achieve program, VHDL/VERILOG
4weichaoqianjinweiqi_verilog
- 四位超前进位加法器的verilog实现。用VHDL语言，附加检验tb.v-Four lookahead adder verilog implementation. VHDL language, additional testing tb.v
my_multiplier
- 一个VHDL编的简单乘法器，基本原理设计如下图所示: 将两个操作数分别以串行和并行模式输入到乘法器的输入端, 用串行输入操作数的每一位依次去乘并行输入的操作数, 每次的结果称之为部分积, 将每次相乘得到的部分积加到累加器里, 形成部分和, 部分和在与下一个部分积相加前要进行移位操作。-A simple multiplier VHDL series, the basic principles of design as follows: two operands, respectively, ser
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- 用VHDL语言设计全加器的设计方法，使用元件例化的方法设计多位加法器-VHDL language design full adder design method using component instantiation approach to design multi-bit adder
fast-carry-adder-4d
- VHDL实现的快速四位加法器，就是这样，嗯，适合入门-VHDL achieve rapid four adders, exactly, ah, suitable for entry
LAB
- SAM VHDL编码，包括数据选择器，加法器，简易逻辑电路，有限状态机等(FSM SAM ALU and many other different parts)