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new49
- 使用FPGA开发的电子时钟及跑表，有复位，开始/暂停功能-FPGA development using an electronic clock and stopwatch, a reset, the start/pause function
maikuanceliang
- 能够对输入的脉冲信号用10HZ时钟进行计数，输出计数结果。系统有三个状态：准备测量状态、测量状态、测量完毕状态。在准备测量状态下，测量结果显示为全零，内部计数器不计数，仅当待测脉冲按键SW12被按下时（按下后，输入到FPGA引脚的为低电平）进入测量状态。在测量状态下，只要待测脉冲按键一直按下，则内部计数器一直加计数并同时显示计数结果，这个结果用两个数码管L7，L8指示，从“00”到“FF” （如果计数超出量程即超出“FF”，则需锁存一个溢出信号让溢出指示灯D29亮）。仅当待测脉冲按键松开时进入测
ds32c35
- ds32c35是dalas生产的实时时钟（RTC）芯片，本程序（在EP2C8Q208C8N上调试通过）在FPGA上构建I2C接口于此时钟芯片通信。可以在LED上动态实时显示时间。利用本程序也可以改编成高精度实时时间测量的程序-ds32c35 is produced by dalas real-time clock (RTC) chip, this program (in the EP2C8Q208C8N debugging via) in the FPGA built this clock ch
FPGAclock
- 关于基于Quartus ii的FPGA系统时钟详细的讲解-the clock in FPGA design
8_sys_clock
- 黑金开发板对时钟信号的编写实验以及调试，相关代码如压缩包所示-CLOCK FPGA
CLK_DIV
- 时钟变化的VHDL语言，应用fpga仿真。-VHDL of clock
CLK
- 基于FPGA的数字钟显示跑表，日历，时钟，闹铃等-Show stopwatch, calendar, clock, alarm and other FPGA-based digital clock
shiyan4_2
- 哈工大计算机学院2014年夏季学期设计与实践实验4.2 FPGA时钟信号功能测试-FPGA CLK design from hit computer science
clock-
- 这是一个小小的时钟程序，在vhdl的环江夏运用fpga语言来编写-This is a small clock procedures, in vhdl fpga ring jiangxia use language to write
1602VHDL
- 是FPGA开发板中1602液晶使用的一些实例，包括1602的多屏显示、显示汉字、时钟。-FPGA development board are some examples of the use of the LCD 1602, including 1602 s multi-screen display, the display of Chinese characters, the clock.
VHDL
- FPGA开发板使用的一些实例，包括乐曲演奏器、1602液晶的多屏使用、液晶显示汉字、时钟。-Some examples of the use of FPGA development board, including the music player, the use of multi-screen LCD 1602, LCD characters, clock.
dcm_1202
- 本程序是基于Xilinx的FPGA编程，运用ip核进行时钟的管理，且有测试程序。适合FPGA初学者。 -This procedure is based on Xilinx FPGA programming, using ip core clock management, and there is the test program. FPGA for beginners.
clock
- fpga仿真，关于时钟，所有文件都在里面，可以直接用-fpga，simulate clock，all files in it
miaobiao
- 基于fpga的多功能数字时钟 在数码管显示 verilog语言编写 可实现校时 暂停以及设定闹钟的功能-FPGA time clock
PLL
- 在FPGA里加入时钟锁相环，输出多种时钟，最后用modelsim对源代码进行了仿真处理；-Join clock PLL simulation
clock
- fpga数字时钟 调试 报警 ,fpga用比较少的代码加上更多的功能-digital clock debugging report to the police
USB3_a3p1000_9.1__
- 8bit10bit编解码、SPI解串、BAT656接受源码，并通过USB3.0 传送至PC机。经测试actel fpga 时钟频率100M可以满足320MB/s的传输速率-8bit10bit encoding and decoding, SPI solution string, BAT656 accept the source code, and through USB3.0 to PC. After testing the FPGA Actel clock frequency 100M can
dds_clk
- FPGA工作时钟位50MHz，通过引出FPGA时钟信号，供给外部DDS模块使用。-FPGA clock work bit 50MHz, led by FPGA clock signal supplied to the external DDS module.
shiyan
- 用verilog语言实现数字中， 在fpga上实现(Using Verilog language to achieve digital, implemented on FPGA)
071162程序
- 设计一个用于篮球比赛的定时器。要求： （1）定时时间为24秒，按递减方式计时，每隔1秒，定时器减1； （2）定时器的时间用两位数码管显示； （3）设置两个外部控制开关，开关K1控制定时器的直接复位/启动计时，开关K2控制定时器的暂停/连续计时；当定时器递减计时到零（即定时时间到）时，定时器保持零不变，同时发出报警信号，报警信号用一个发光二极管指示。 （4）输入时钟脉冲的频率为50MHz。 （5）用Verilog HDL语言设计，用Modelsim软件做功能仿真，用Quartus II综