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digitalclock
- Verilog数字时钟 实现24小时的监控，用七段码显示出来，包含时序图等 在ISE下仿真-digital clock Verilog
digi_clock
- VerilogHDL程序，功能是可以实现一个数字电子时钟。-It s a Verilog-HDL procedure which can makes a digital electronic clock.
Verilog
- 用Verilog语言编写的多功能数字钟，用七段显示时钟-Verilog language, multi-function digital clock clock, seven-segment display
fuck
- verilog写的数字时钟，可以暂停时间，写入时间，最好用外扩键盘不然程序会跳动！-digital clock verilog to write, you can pause time, write time, the best keyboard or external expansion program to beat!
myclock
- 用Verilog HDL设计一个数字时钟，显示时分秒，日期。其中有一个信号键控制显示时钟还是日期。-Using Verilog HDL design a digital clock display minutes and seconds, date. A signal to control the display clock or date.
miaobiao
- 基于fpga的多功能数字时钟 在数码管显示 verilog语言编写 可实现校时 暂停以及设定闹钟的功能-FPGA time clock
digital--clock
- 用verilog实现的一个简单的数字时钟，已通过仿真验证。-the realization of digital clock on the basis of verilog hdl
shuzhishizhong
- 数字时钟的verilog程序,课程设计，数字电子技术实验，VHDL-VHDL Verilog.
shiyan
- 用verilog语言实现数字中， 在fpga上实现(Using Verilog language to achieve digital, implemented on FPGA)
oscillo_1
- 简单数字示波器的verilog设计,涉及到时钟同步，FIFO的配置和使用，非常适合用来学习FPGA以及熟悉quartus II 软件。(digital oscilloscope design)
timer_se
- 数字时钟可以显示分、秒，并通过按键进行复位；数字时钟由四个基本模块组成，顶层模块、分频模块、计数模块、译码显示模块。（1）分频模块 分频器将开发板提供的6MHz时钟信号分频得到周期为1s的控制信号，控制计数器改变状态。（2）计数模块：秒钟和分钟利用两个模60的BCD码计数器实现。计数器分为高4位与低4位分别控制低4位每秒钟加1，变化状态为0~9，低4位状态变化到9时，高4位加1，变化状态为0~5。秒钟计数达到59时，分钟低四位从1开始，每59秒加1，低4位状态变化到9时，高4位加1，变化状态为0
8bit-freqDetect
- 题目1：设计一个8位数字显示的简易频率计。要求： ①能够测试10Hz~10MHz方波信号； ②电路输入的基准时钟为1Hz，要求测量值以8421BCD码形式输出； ③系统有复位键； ④采用分层次分模块的方法，用Verilog HDL进行设计。 ⑤写出测试仿真程序(Topic 1: Design a simple frequency meter with 8 digits display. Requirement: It can test 10 Hz ~ 10 MHz square wave si