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aes_core
- Verilog实现AES加密算法 密码模块作为安全保密系统的重要组成部分，其核心任务就是加密数据。分组密码算法AES以其高效率、低开销、实现简单等特点目前被广泛应用于密码模块的研制中。密码模块一般被设计成外接在主机串口或并口的一个硬件设备或是一块插卡，具有速度快，低时延的特点。而从整体发展趋势来看，嵌入式密码模块由于灵活，适用于多种用户终端、通信设备和武器平台，将会得到更加广泛的应用
Linux_bc
- 对vga接口做了详细的介绍，并且有一 ·三段式Verilog的IDE程序，但只有DMA ·电子密码锁，基于fpga实现，密码正 ·IIR、FIR、FFT各模块程序设计例程， ·基于逻辑工具的以太网开发，基于逻 ·自己写的一个测温元件（ds18b20）的 ·光纤通信中的SDH数据帧解析及提取的 ·VHDL Programming by Example（McGr ·这是CAN总线控制器的IP核，源码是由 ·FPGA设计的SDRAM控制器，有仿真代码 ·xili
pli_socket_example_unix
- unix下C程序和modelsim中的verilog程序进行socket通信的实例代码及说明，非常实用-example code and notes of socket communication between c under unix and verilog under modelsim, it is very useful
verilog-456
- 实现多进程通信，代码精简，很有参考价值，详细的注释快速理解阅读代码-Realize the multi-process communication, code concise, great reference value, detailed comments quickly understand reading code
pcm.tar
- 在FPGA开发板上实现通信中PCM30/32系统的时分复用，编码，解码，串并行转换，以及同步识别(On the FPGA development board, we complete time division multiplexing, encoding, decoding, serial parallel conversion and synchronization identification of PCM30/32 system in communication.)