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3des-VHDL
- 3des的VHDL实现，适用于quartus环境-3des VHDL applicable to the environment quartus
vhdl经典100实例
- vhdl经典100实例
aes-vhdl 使用vhdl语言实现aes（rijndael 算法）
- 使用vhdl语言实现aes（rijndael 算法），程序整体封装成为一个package，方便调用-Using vhdl language aes (rijndael algorithm), the program as a whole package as a package, easy call
rom_des
- DES 加密算法的VHDL和VERILOG 源程序及其TESTBENCH。-VHDL and VERILOG sourcecode and TESTBENCH of DES encrypting algorithm
clk
- 现代电子系统课程设计 基于DDS技术利用VHDL设计并制作一个数字式移相信号发生器。 （1）基本要求： a．频率范围：1Hz～4kHz，频率步进为1Hz，输出频率可预置。 b．A、B两路正弦信号输出，10位输出数据宽度 c．相位差范围为0～359°，步进为1.4°，相位差值可预置。 d．数字显示预置的频率（10进制）、相位差值。 （2）发挥部分 a．修改设计，增加幅度控制电路（如可以用一乘法器控制输出幅度）。 b．输出幅度峰峰值0.1～3.0V，步距0
nios2-flash-programmer
- 开发VHDL的工具 QuartusII7.2_破解.rar-QuartusII7.2
rc5statemac
- rc5 encryption- rc5 encryption using vhdl, using state machine, more detailed descr iption can be found in ieee papers.
rc5decstmac
- RC5 decryption algorithm implementation, using vhdl, with state machine implementation, use ieee papers for more detailed descr iption.
rc5keyexp
- rc5 key expansion algorithm implementation in vhdl, using state machine too. use ieee papers for more detailed descr iption
3des_vhdl
- DES-3 VHDL Code implemented on FPGA ,including related document
Linux_bc
- 对vga接口做了详细的介绍，并且有一 ·三段式Verilog的IDE程序，但只有DMA ·电子密码锁，基于fpga实现，密码正 ·IIR、FIR、FFT各模块程序设计例程， ·基于逻辑工具的以太网开发，基于逻 ·自己写的一个测温元件（ds18b20）的 ·光纤通信中的SDH数据帧解析及提取的 ·VHDL Programming by Example（McGr ·这是CAN总线控制器的IP核，源码是由 ·FPGA设计的SDRAM控制器，有仿真代码 ·xili
state_bar
- 带同步复位的状态机,适用于VHDL语言操作,对于初学者或是深入的人都适宜-state bar
tripledes
- 3-DES加密IP核VHDL源码，3次DES流水执行-VHDL source code for 3-DES encryption IP core, pipelined execution
rsa
- 用VHDL求rsa加密系统的密钥D（辗转相除法）-Using VHDL for rsa key encryption system D（Division algorithm）
fsk
- 关于FSK调制的FPGA实现，有VHDL源码-FSK modulation on the FPGA, a VHDL source code
freehdl-0.0.6.tar
- inplementation of AES vhdl The use of a list of law, VHDL language based polynomial-based finite field multiplier, for the AES algorithm
Watchdog
- 基于ＶＨＤＬ语言，实用的看门狗功能设计程序-Based on the VHDL language, and practical watchdog function of the design process
topic
- DES加密算法的VHDL和VERILOG源程序- Xilinx开源共享61EDA代码工厂-DES encryption algorithm of VHDL and VERILOG source code- Xilinx factory open source code sharing 61EDA
AES
- 详细描述了AES加密算法的过程及S盒变换，用VHDL语言描述，通俗易懂-AES encryption algorithm is described in detail the process and transform S box, with the VHDL language to describe, easy to understand
vhdl
- 用VHDL语言设计一个串并转换电路。输入1位数据，输出8位数据。 验证：串行输入0、1、1、0、1、0、1、0，使结果输出为01101010 -A serial-to-parallel conversion circuit using VHDL design. Enter a data output 8-bit data. Verification: the serial input 0,1,1,0,1,0,1,0, the results output to 01101010