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16位快速乘法器
- VHDL语言实现的16位快速乘法器-VHDL of 16 rapid Multiplier
经典高速乘法器IP
- 乘法器是硬件设计中的很常见也很重要的一个模块，它的VHDL硬件实现很好的解决了软件编程中做乘法速度慢的问题，在实时高速系统应用中或DSP软核或数字信号处理硬件实现算法中，经常能使用到乘法器，所以经典的高速乘法器IP 很有参考价值-Multiplier is a common and important module in hardware designing.Its VHDL addresses the low speed of multiplication in software progra
嵌入式系统试验报告-乘法器-VHDL语言
- 嵌入式系统的乘法器试验报告 包括源代码 用VHDl语言编写-Embedded System multiplier test report including source code language used VHDl
移动8位乘法器
- vhdl 乘法器
Multiplier.rar
- 乘法器 所占资源很少 很好的一个乘法器 史书上的一个例子 说得很好啊,Multiplier good share of scarce resources in the history books on a multiplier an example of very good
mux4
- 四位乘法器的VHDL语言设计，并有原理图的描述-4 Multiplier VHDL language design, and schematic descr iption of
VHDL语言写的简易计算器
- 用VHDL写的简易计算器，包括加减乘除，除法器用加法器和乘法器组成-Write simple calculator with VHDL, division, including add, subtract, multiply and divide adder on time-multiplier and used
multiplyingunit
- 其乘法器原理是：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位-Its multiplier principle is: the sum of multiplication through each shift principle to achieve, from the lowest bit multiplicand to start, if 1, then the multiplier on the l
booth
- 基于verilog的booth算法的乘法器-Based on the booth algorithm verilog multiplier
mul(FLP)
- 一个32位元的浮点数乘法器，可将两IEEE 754格式的值进行相乘-A 32-bit floating-point multipliers, can be two format IEEE 754 values multiplied
multiplexer
- 几种常用乘法器的Verilog、VHDL代码-Several common multiplier Verilog, VHDL code
61EDA_D721
- 8*8乘法器设计，和大家共享，互相学习，共同进步-8* 8 multiplier design, and for all to share and learn from each other and progress together
chengfaqi4
- 用VHDL实现四位乘法器，不直接用乘法实现，一来节省资源，二来可提高速度！-Use VHDL to achieve four multiplier, not the realization of the direct use of multiplication, one to save resources, and secondly to improve the speed!
multi
- 基于CPLD/FPGA的十六位乘法器的VHDL实现-Based on CPLD/FPGA multiplier of 16 to achieve the VHDL
Mul
- VHDL乘法器 四输入 四输出的代码设计-VHDL multiplier four input four-output code design
Multi11Mulply
- 本程序是11位带符号位的乘法器，其中最高位为符号位(sign)，中间7位是指数部分(Exponent)，最后3位是尾数(Matissa)。表示数据的范围是-2^-63-----+2^64.该工程文件有完整的程序，以及波形,验证正确。-This procedure is the unsigned 11-bit multiplier, one of the highest for the sign bit (sign), are between 7 part Index (Exponent), th
multi8x8
- VHDL实现的8位乘法器，所有仿真全部通过-VHDL to achieve 8-bit multiplier
16bit_mult
- 16位的无符号数乘法器，自己写的，经得起验证，注释很详细-16-bit unsigned multiplier, its own written
VHDL
- 本代码为用VHDL语言设计实现加法器、减法器、乘法器，并提供了模块图，进行了波形仿真。-This code is for the use of VHDL Language Design and Implementation of adder, subtracter, multiplier, and provides a block diagram carried out a wave simulation.
矩阵乘法器
- 基于乘法器ip核实现的矩阵乘法器，最大支持16*16的矩阵，基于VHDL编写，仅支持整数，浮点数类型请自行添加浮点数IP核支持。