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搜索资源列表

  1. vhdlllbaogao

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  2. 成都理工大学基于MAXPLUS II 的设计过程报告内涵有源程序及设计过程中的调试:在文本编辑窗口中输入二进制8位优先编码器的程序; 3设计驱动显示程序如下: 5采用原理图方式设计如下: 6引角分配图如下: 7仿真结果如下: -Chengdu University of Technology II-based FPGA design process report connotation source and the design process Debugging : in
  3. 所属分类:嵌入式/单片机编程

    • 发布日期:2014-01-15
    • 文件大小:421.9kb
    • 提供者:梁兵
  1. 电子综合设计实验报告跑马灯

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  2. 单片机 keilc51 和 porteus 组合仿真,用单片机实现跑马灯功能,初步了解单片机的功能和接口方面应用-keilc51 和 porteus 组合仿真,用单片机实现跑马灯功能,初步了解单片机的功能和接口方面应用
  3. 所属分类:单片机(51,AVR,MSP430等)

    • 发布日期:2017-03-21
    • 文件大小:99.68kb
    • 提供者:zhhao
  1. MyProject

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  2. 3-8译码器的仿真实验。本实验选用的仿真开发软件是MAX+plus II Version 9.3,原理图源文件保存在MyProject目录中,为138decoder.gdf,另有我写的实验报告,呵呵,适合仿真入门-3-8 decoder simulation. Selected in this experiment simulation software is MAX+ Plus II Version 9.3, schematic source files stored in the MyPro
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:219.54kb
    • 提供者:zhang
  1. VHDLjiaotongdeng

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  2. 有关毕业设计交通灯的VHDL设计,包括源码程序和仿真图形相关报告。-Traffic lights on the graduation project of VHDL design, including source code and simulation procedures related to the report graphics.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:1.49mb
    • 提供者:乐乐
  1. vhdl

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  2. 抢答器的vhdl设计 设计任务: (1)设计一个可容纳4组参赛的数字式抢答器,每组设一个按钮,供抢答使用。 (2)抢答器具有第一信号鉴别和锁存功能,使除第一抢答者外的按钮不起作用。 (3)设置一个主持人“复位”按钮。 (4)主持人复位后,开始抢答,第一信号鉴别锁存电路得到信号后,由指示灯显示抢答组的编号,同时扬声器发出2~3秒的音响。 扩展功能: (5)设置一个计分电路,每组开始预制100分,由主持人计分,答对一次加10分,答错一次减10分。 计要求: (1
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:1.3kb
    • 提供者:冷与
  1. 56784757

    1下载:
  2. 篮球记分器(程序+仿真+报告+汇编),有需要的朋友可以看看。 -Basketball scoring device (program+ simulation++ compilation of the report), there is a need of a friend can see.
  3. 所属分类:SCM

    • 发布日期:2017-04-17
    • 文件大小:301.93kb
    • 提供者:李想
  1. Control System Simulation

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  2. 本压缩包包含四个实验(1、计算机仿真研究 2、Simulink仿真 3、数值积分算法仿真实例 4、直流电机拖动系统)的报告以及相关MATLAB程序-The archive consists of four experiments (1, computer simulation 2, Simulink simulation 3, numerical integration algorithm simulation 4, DC motor drive system) reports and rela
  3. 所属分类:嵌入式/单片机编程

    • 发布日期:2013-08-09
    • 文件大小:206.41kb
    • 提供者:林涛
  1. Digital-stopwatch-design

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  2. 数字秒表的设计报告,用VHDL语言编写程序,实现分析讨论中各种功能,分别进行编译并生成相应的模块,然后将这些模块连接起来形成电路图,并进行编译、仿真。-Digital stopwatch design reports, using VHDL language programming, analysis and discussion of various functions to achieve, respectively, to compile and generate the correspo
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:366.98kb
    • 提供者:吴亮
  1. 8dianziqin

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  2. 8键电子琴课程设计,c语言源程序+protues电路仿真+报告-8-key keyboard curriculum design the c language source+protues in circuit simulation+ report
  3. 所属分类:SCM

    • 发布日期:2017-12-02
    • 文件大小:664.86kb
    • 提供者:巩志涛
  1. xyj

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  2. 单片机子仿真报告 含proteus仿真 模拟洗衣机电机流程 包含步进电机和直流电机的运转 有word报告-Microcontroller with proteus simulation sub simulation report Washing machine motor simulation process consists of stepper motors and DC motors running with word reports
  3. 所属分类:SCM

    • 发布日期:2017-11-18
    • 文件大小:1.24mb
    • 提供者:林鹏程
  1. PPM

    0下载:
  2. PPM 编码器 能实现相关编码功能 内附仿真文件和仿真报告-PPM encoder encoding function to achieve the relevant documents containing simulation and simulation reports
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:444.85kb
    • 提供者:rocky
  1. sequence-detector

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  2. 3比特的任意二值序列检测器,Quartus 10.0+modelsim 6.5SE联仿真报告形式-3 bits of arbitrary binary sequence detector,simulation with Quartus 10.0+ modelsim 6.5SE,report forms
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:88.17kb
    • 提供者:dailanfeng
  1. Programmable-filter-design

    0下载:
  2. 程控滤波器设计,Quartus 10.0+modelsim 6.5SE联仿真报告形式-Programmable filter design,simulation with Quartus 10.0+ modelsim 6.5SE , reports
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-28
    • 文件大小:242.36kb
    • 提供者:dailanfeng
  1. Digital-frequency-meter

    0下载:
  2. 数字频率计 ,Quartus 10.0+modelsim 6.5SE联仿真报告形式-Digital frequency meter,simulation with Quartus 10.0+ modelsim 6.5SE ,reports。
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-28
    • 文件大小:271.41kb
    • 提供者:dailanfeng
  1. display-circuit

    0下载:
  2. 计数显示电路 ,Quartus 10.0+modelsim 6.5SE联仿真报告形式-Counter display circuit,simulation with Quartus 10.0+ modelsim 6.5SE, reports
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:239.79kb
    • 提供者:dailanfeng
  1. detector-(1110010)

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  2. 序列检测器(1110010)设计 ,Quartus 10.0+modelsim 6.5SE联仿真报告形式-Sequence Detector (1110010) designs, simulation with Quartus 10.0+ modelsim 6.5SE , reports
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:159.94kb
    • 提供者:dailanfeng
  1. Song-playback-circuit-design-VHDL

    0下载:
  2. 乐曲播放电路VHDL设计 附仿真报告、顶层文件和源程序-Song playback circuit design VHDL simulation report attached, and the top-level source file
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:429.75kb
    • 提供者:
  1. proteus中51单片机控制交通灯的仿真及论文

    1下载:
  2. proteus中51单片机控制交通灯的仿真及论文,包括proteus仿真和keil代码,以及全部报告(Proteus 51 singlechip traffic lights control simulation and papers, including proteus simulation and keil code, and all reports)
  3. 所属分类:嵌入式/单片机编程

    • 发布日期:2017-12-23
    • 文件大小:213kb
    • 提供者:JY2
  1. 控制器

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  2. 控制器仿真设计,里面有全面的实验报告和源文件(Controller simulation)
  3. 所属分类:嵌入式/单片机编程

    • 发布日期:2018-01-05
    • 文件大小:276kb
    • 提供者:江泽明步
  1. 滤波器实验报告

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  2. 设计一个 1MHz 的 FIR 低通滤波器。 要求: ① 时钟信号频率 16MHz; ② 输入信号位宽 8bits,符号速率 16MHz ③ 要求在 Matlab 软件中进行 FIR 滤波器浮点和定点仿真,并确定 FIR 滤波器抽头系数 ④ 写出测试仿真程序。(Design a 1MHz FIR low pass filter. Requirements: (1) clock signal frequency 16MHz; (2) input signal bit width
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2019-06-10
    • 文件大小:334kb
    • 提供者:羊羊驼
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