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  1. conv_encode

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  2. 本设计是一个基于FPGA的咬尾卷积码编码器设计,要求使用verilog语言编写编码器模块,通过编译和综合,并通过matlab和modelsim仿真对比验证设计结果。-The design is an FPGA-based tail-biting convolutional code encoder design requires the use verilog language encoder module, through compilation and synthesis, and by c
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-12
    • 文件大小:18.69mb
    • 提供者:郭婷
  1. conv_encoder

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  2. TD-LTE中(3.1.7)咬尾卷积码编码器verilog代码-Tail-biting convolutional code encoder verilog code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:601byte
    • 提供者:杨总
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