CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 资源下载 源码下载 嵌入式/单片机编程 搜索资源 - 白噪声 实现

搜索资源列表

  1. vhdl

    0下载:
  2. 伪随机码发生器的VHDL实现 随着通信理论的发展,早在20世纪40年代,香农就曾指出,在某些情况下,为了实现最有效的通信,应采用具有白噪声的统计特性的信号。另外,为了实现高可靠的保密通信,也希望利用随机噪声。然而,利用随机噪声最大困难是它难以重复产生和处理。直到60年代,伪随机噪声的出现才使这一难题得到解决
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:212.49kb
    • 提供者:张之晗
  1. OFDMinAWGNandRayleigh

    0下载:
  2. 白噪声和瑞利信道下对OFDM的仿真实现,不错,推荐给大家。-White noise and Rayleigh channel simulation of the OFDM to achieve
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-01
    • 文件大小:7.52kb
    • 提供者:wanggang
  1. whitenoise

    2下载:
  2. 信噪比可变的加性高斯白噪声信道下信号发生器的VHDL语言编程实现-the realization of data-creater on AWGN channel
  3. 所属分类:VHDL编程

    • 发布日期:2013-03-22
    • 文件大小:68.04kb
    • 提供者:由佳彬
  1. awgn

    3下载:
  2. 高斯白噪声的VHDL实现。伪随机序列只能输出均匀噪声,需要打乱相关性。-awgn in vhdl
  3. 所属分类:VHDL编程

    • 发布日期:2013-03-18
    • 文件大小:1.27kb
    • 提供者:terry.ding
  1. gaosizaosheng

    1下载:
  2. 高斯白噪声的FPGA实现文档,讲解的比较全面。-FPGA Implementation of Gaussian white noise documents, a more comprehensive explanation.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-02-08
    • 文件大小:159kb
    • 提供者:薛辉
  1. M12

    0下载:
  2. VHDL硬件描述语言实现M12序列,可以用作白噪声,码率可调-VHDL hardware descr iption language M12 sequence can be used as white noise, adjustable rate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-24
    • 文件大小:1.66kb
    • 提供者:hongkun
  1. ADSP

    0下载:
  2.   设x(n) = x1(n) + x2(n),x1(n)是窄带信号,定义为x1(n) = sin(0.05πn +φ),φ是在[0, 2π)区间上均匀分布的随机相位。x2(n)是宽带信号,它由一个零均值、方差为1的白噪声信号e(n)激励一个线性滤波器而产生,其差分方程为x2(n) = e(n) + 2e(n-1) + e(n-2)。   (1)计算x1(n)和x2(n)各自的自相关函数,并画出其函数图形。据此选择合适的延时,以实现谱线增强。   (2)产生一个x(n)序列。选择合适的μ
  3. 所属分类:DSP program

    • 发布日期:2017-04-08
    • 文件大小:93.74kb
    • 提供者:liang
  1. OFDMinAWGNandRayleigh

    0下载:
  2. 白噪声和瑞利信道下对OFDM的仿真实现,不错,推荐给大家。-White noise and Rayleigh channel simulation of the OFDM to achieve
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-15
    • 文件大小:7.57kb
    • 提供者:ndinga
  1. AWGN_VerilogDesign-master

    3下载:
  2. 加性高斯白噪声生成的VERILOG实现,包含所有的testbench文件。可直接使用-Additive white gaussian noise generated VERILOG realized, including all testbench files. Can be used directly
  3. 所属分类:VHDL-FPGA-Verilog

搜珍网 www.dssz.com