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COUNT_100
- 使用Vhdl语言编写的FPGA应用程序，实现的内容是100进制计数器-use Vhdl language FPGA applications, realizing the contents of the 100 NUMBER
VHDL.sheji.2
- 电子时钟VHDL程序与仿真 10进制计数器设计与仿真 6进制计数器设计与仿真-electronic clock procedures and VHDL simulation Decimal counter design and simulation of six NUMBER Design and Simulation
FourBitsCounter
- 四进制计数器模块，使用VHDL语言编写，在ISE8.1中经过测试的模型-quaternary counter module, the use of VHDL language, in which ISE8.1 tested model
ctfysj
- 3-8译码器,BCD码转换10进制,计数器-3-8 decoder, 10 BCD switch 229, counter, etc.
11223344scan_led1000
- Quartus环境下的1000进制计数器的扫描显示电路-Quartus environment under the 1000 counter-band scanning display circuit
55478362cntshow
- Quartus环境下的12进制计数器的扫描显示电路-Quartus environment of the 12 counter-band scanning display circuit
使用VHDL语言设计数字钟
- 本文所设计的数字钟具有通过reset键对时、 分、 秒调整功能.该设计分为六个部分： 六进制计数器 counter6，十进制计数器 counter10 ，二四进制计数器 counter24， 时钟模块 bclock， LED扫描显示模块 ledctrl。设计使用VHDL 语言，
60COUNTER
- 六十进制计数器.电子万年历是计数器的应用之一.年由月的十二进制计数器进位+1得到.月是日的三十进制计数器进位+1得到.日是小时的二十四进制计数器进位+1得到.小时是分的六十进制计数器进位+1得到.分是秒的六十进制计数器进位+1得到.本程序基于VHDL.其开发环境是MAXPLUS2
cnt6
- 基于vhdl的6进制计数器模块，实现0-5计数
cnt10
- 基于vhdl的10进制计数器模块，实现0-9计数
2395879287591207
- 任意进制计数器的仿真分析multisim8
Counter
- VHDL硬件描述，使用环境为Quartus2 6.1 分别为16进制及60进制计数器的源代码
12进制计数器
- 应用VHDL语言编写十二进制计数器
masplus-works 用VHDL语言编写的八进制计数器
- 用VHDL语言编写的八进制计数器，在MASPLUS环境下编译通过，可直接使用。-Octal counter using VHDL language, compiled by MASPLUS environment can be used directly.
myclk
- 两位独立数码管100进制计数器，每1秒计数一次。从0到99，到99后又回到0.-Two independent 100-band digital tube counters, every time 1 seconds count. From 0 to 99, to 99 and then back to 0.
cout60
- 用VHDL语言编写的60进制计数器，初学者使用-VHDL language with the 60 binary counter, for beginners to use
ElectronicClockandsimulationwithVHDL
- 电子时钟VHDL程序与仿真。包括:10进制计数器设计与仿真,6进制计数器设计与仿真,24进制计数器设计与仿真.-Electronic Clock and simulation of VHDL program. Includes: 10 binary counter design and simulation, 6 binary counter design and simulation, 24 binary counter design and simulation.
count100
- 用VHDL语言编写的100进制计数器，计数到99后清零-VHDL language with the binary counter 100, count to 99 after the clear
16进制加减计数器
- 16进制加、减计数器，用两个数码管显示（0-15）(hex add/sub counter(show 0-15))
计数器
- 简单的硬件描述语言verilog语言描述的128进制计数器。(Simple hardware descr iption Language Verilog language described 128 binary counter.)