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ADD_SUB
- 11,13,16位超前进位加法器的Verilog HDL源代码。-11,13,16-CLA for the Verilog HDL source code.
booth_mul
- 一种可以完成16位有符号／无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法，简化了部分积的符号扩展，采用Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元，整个设计用VHDL语言实现。-a 16 to be completed with symbols / unsigned multiplication of the number of binary multipliers. The multiplier used to impr
LAC_adder16
- 十六位超前进位加法器，Verilog HDL-16-ahead adder, Verilog HDL
COMAssist1.51
- 参考萧峰工作室的串口例程,使用mscomm 6.0编写,创新之处在于程序启动时自动检测并安装ocx控件,自动检测串口,单个文件方便使用,不需要手动安装ocx控件,另外也有许多细小功能的增加,如16进制自动过滤,设置参数的自动保存,相当稳定和人性化,界面布局参考了\"串口调试器 2002\",谢谢上面的两位大侠. 使用VC++ 2005编译,winxp home/pro测试,本人开发中长期使用. -reference to the serial routines, the use o
progtstdyfthfge
- 单片机和PC机串口通讯实例说明 首先打开串口调试程序并按要求设置。启动51板后，按S10切换至接收状态，按S12切换至发送状态，启动默认为发送状态。 发送状态： 进入发送状态后，可向PC发送1-9 9个数字，并且数码显示同时显示发送的数，按S1发送1，按S2发送2，依次到按S9发送9。S11无用。发送成功可在串口调试程序的数据接收栏中显示收到的数据。 发送状态： 进入发送状态后，在串口调试程序的数据发送栏中输入00-FF的16进制2位数，点击手动
expt72_freqtest
- 基于fpga和sopc的用VHDL语言编写的EDA8位16进制频率计
add16_adv
- 在ISE下用verilog开发的16位进位现行加法器
mcs-51
- 通信协议：第1字节，MSB为1，为第1字节标志，第2字节，MSB为0，为非第一字节标志，其余类推……，最后一个字节为前几个字节后7位的异或校验和。 测试方法：可以将串口调试助手的发送框写上 95 10 20 25，并选上16进制发送，接收框选上16进制显示，如果每发送一次就接收到95 10 20 25，说明测试成功。 下载C的源程序：
8051_useful_code
- 16进制<->10进制互换程序 16进制to10进制输出子程序: 显示数据，起始位，结束位，有无小数点
bootFlashburn
- 代码是基于ti公司DM642，8位rom启动代码。含有16进制的转换工具和flashburn。
16to10
- 16进制to10进制输出子程序:显示数据，起始位，结束位，有无小数点-16 to10 band-band output subroutine : display data, the starting place, at the end, there decimal point
三种16位整数运算器的ALU设计方法
- 三种16位整数运算器的ALU设计方法，调用库函数74181（4位ALU），组成串行16位运算器。(用74181的正逻辑) B．调用库函数74181和74182，组成提前进位16位运算器。(用74181的正逻辑) 注意：调74181库设计，加进位是“0”有效，减借位是“1”有效，所以最高位进位或借位标志寄存器要统一调整到高有效 C．用always @，case方式描述16位运算器。,Three 16-bit integer arithmetic logic unit of the ALU
基于51单片机的音乐播放机
- 基于51单片机的音乐播放机 程序中所引用的歌曲16进制数值,均从WAV歌曲文件中提取，其中WAV文件以8000HZ采样8位编码，DAC0832同样 以8000HZ采样8位编码恢复波形，通过示波器观察声音波形 程序中3首歌曲均选取WAV文件中的192个采样点即24ms时间的波形,51 Single-chip-based music players proceedings quoted hexadecimal value of 16 songs, all songs from the WA
16bitCLA
- 基于Verilog HDL的16位超前进位加法器 分为3个功能子模块-Verilog HDL-based 16-bit CLA is divided into three functional sub-modules
16bit_display8bitLED
- Abstract七段显示器在DE2可当成Verilog的console，做为16进位的输出结果。Introduction使用环境：Quartus II 7.2 SP1 + DE2(Cyclone II EP2C35F627C6)简单的使用switch当成2进位输入，并用8位数的七段显示器显示16进位的结果。-Abstract Seven-Segment Display as Verilog to DE2 at the console, as 16 of the output binary. In
cla16
- 16位超前进位加法器的源代码，整个工程文件都有，是在ISE10.1下建立的，可以帮助理解超前进位原理（对了，是Verilog的，因为上面没看到只好选VHDL了）-16-bit look-ahead adder the source code files have the whole project was established under the ISE10.1 to help understand the lookahead principle (By the way, is the Ver
adder
- 设计一个16×16位的流水线乘法器。 乘法器部分采用16×16进位保留（Carry-save）阵列构成。 最后一行部分积产生单元要求采用超前进位构成。 -Design of a 16 x 16 pipelined multiplier. Multiplier by 16 x 16 carry save array ( Carry-save ). The last line of the partial product generation unit requires u
16
- 编写两个十六位数的加法程序。 有两个十六位无符号数，分别存放在从20H和30H开始的数据区中，低八位先存，高八位在后，和存于R3（高八位）和R4（低八位），进位位存于R2。-Write two sixteen digits addition program. There are two 16 bit unsigned number, respectively in from 20 h and 30 h began to data area, low eight put first, hi
16-bit-binary-full-adder
- 16位二进制全加器，带最高位的进位，主要用QUARTUS仿真工具实现-16-bit binary full adder
16位超前进位加法器
- 16位超前进位加法器的报告，报告里面含有主代码测试代码仿真结果(16 bit forward adder)