搜索资源列表
rs
- RS编码，verilog编写，可以自定义多项式，(255,233)和(204,188)均可。
RS(204_188)decoder
- <Verilog HDL 语言编程》 RS(204,188)译码器的设计
encode RS（255，239）编码
- Verilog HDL代码，RS（255，239）编码，未采用弱对偶基-Verilog HDL code, RS(255,239)encoder, without weak-dual base
RSdecoder.rar
- cpld/fpga RS(204,188)译码器的verilog程序,cpld/fpga RS (204,188) decoder of the Verilog program
PIPE_LINING_CPU_TEAM_24
- 采用Quatus II编译环境，使用Verilog HDL语言编写实现了五段流水线CPU。 能够完成以下二十二条指令（均不考虑虚拟地址和Cache，并且默认为小端方式）： add rd,rs,rt addu rd,rs,rt addi rt,rs,imm addiu rt,rs,imm sub rd,rs,rt subu rd,rs,rt nor rd,rs,rt xori rt,rs,imm clo rd,rs clz rd,rs slt rd,rs,rt sltu rd,
RS-code
- 我测试过的！Verilog HDL实现RS编码。-I' ve tested it! RS coding Verilog HDL implementation.
c23_RS_decoder
- 精通verilog HDL语言编程源码9——RS(204,188)译码器的设计-Proficient in verilog HDL source programming language 9- RS (204188) decoder design
RS_204_188_decoder
- 使用verilog完成了RS编码的设计，编码参数为输入188，输出204-The use of Verilog coding RS completed the design, coding parameters for the importation of 188, the output 204
rs-codec-8-16
- RS[255,223]纠错码verilog源码，包含编码和解码模块，以及testbench等。-Verilog source code for RS[255,223] encoder and decoder, with testbench included.
rs_enc
- Verilog code for RS-(255,239) encoder.
rs-codec(255-223)
- RS编码是一种纠错码，本程序实现RS（255，223）用FPGA 实现RS编码，程序在Quartus II中调试通过。-RS coding is an error-correcting codes, the procedures for the realization of RS (255,223) with FPGA realization of RS codes, in the Quartus II program through the debugger.
RSverilog
- RS译码主要模块的verilog代码，很有用也很实用的，需要的一定要看哦-RS decoding main modules of the verilog code, very useful and very useful, and we need to look at Oh sure
c_FPGA
- RS232设计，硬件测试通过，VERILOG实现的，比较好的哦-RS232 design, hardware test, VERILOG realized, oh good
bch
- Experimental report VHDL VHDL verilog rs flip-flop experiment experimental report VHDL VHDL verilog rs flip-flop experiment
rs_decoder204_188
- RS译码的Verilog实现，用的是改进的BM算法，已在QuautusII9.0上调试通过-rs decoder verilog
RS
- RS译码器的设计源程序--verilog HDL实现-Design of the RS decoder source code-- Verilog HDL
RS(255 239 )编码器 Verilog HDL 实现
- 对于 RS 编码器的设计，常用的编码算法有 2 类，一类是 Berlekamp 算法，另一类是典型编码算法。Berlekamp 算法常用于数据速率要求不是很高的环境下，而典型编码算法具有电路实现结构简洁，占用硬件资源少等优点，因此，采用典型编码算法来实现编码器。
RS
- 本文设计了基于FPGA的，用verilog HDL语言描述的在伽罗华域GF（ ）上的RS（6,4）编码器。在ISE软件上用verilog HDL语言分别对每个模块进行描述，然后在软件上进行编译、仿真，最终实现RS（6,4）编码，下载之后用chipscope采集数据，分析符合仿真结果，达到设计的要求。(This paper is designed based on FPGA, described by Verilog HDL language in Galois field GF () on RS
RS编译码器verilog
- 本设计提供RS（255，247）码的编码和解码的Verilog源代码。 已验证0~4个错误的编码与解码功能。
RS(204,188)译码器的设计
- RS(204,188)译码器说明 原文件： rs_decoder.v（顶层文件）, SyndromeCalc.v（计算伴随式）, BM_KES.v（BM求解关键方程）, Forney.v（Forney算法求误差样值）, CheinSearch.v（搜索错误位置）,ff_mul.v（有限域乘法）。 ROM及初始化文件： rom_inv.v（求逆运算）, rom_power.v（求幂运算）； rom_inv.mif（ROM初始化文件）, rom_po