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aduc7000_pwm
- This project is created using the Keil ARM CA Compiler. The Logic Analyzer built into the simulator may be used to monitor and display any variable or peripheral I/O register. It is already configured to show the PWM output signal on PORT3.0 an
timeconstraint
- VHDL编程中的时序约束问题，有两个PDF文件，讲的很详细，需要的立刻下载-VHDL programming timing constraints, there are two PDF documents, said very detailed, immediately download the
pidcontrolC
- 一个比较典型的PID处理程序，在使用单片机作为控制cpu时，请稍作简化，具体的PID 参数必须由具体对象通过实验确定。由于单片机的处理速度和ram资源的限制，一般不采用浮点数运算， 而将所有参数全部用整数，运算到最后再除以一个2的N次方数据（相当于移位），作类似定点数运算，可 大大提高运算速度，根据控制精度的不同要求，当精度要求很高时，注意保留移位引起的“余数”，做好余 数补偿。这个程序只是一般常用pid算法的基本架构，没有包含输入输出处理部分。-a typical PID ha
c51_PID
- 典型的PID处理程序：这是从网上找来的一个比较典型的PID处理程序，在使用单片机作为控制cpu时，请稍作简化，具体的PID 参数必须由具体对象通过实验确定。由于单片机的处理速度和ram资源的限制，一般不采用浮点数运算， 而将所有参数全部用整数，运算到最后再除以一个2的N次方数据（相当于移位），作类似定点数运算，可 大大提高运算速度，根据控制精度的不同要求，当精度要求很高时，注意保留移位引起的“余数”，做好余 数补偿。这个程序只是一般常用pid算法的基本架构，没有包含输入输出处理部
Digital_filter
- * CONSTRAINTS * This module does not handle data which is considered out of range by the * application(i.e. fixed constants which represent error condition) * * Maximum weight value must be limited to 128 to prevent an overflow * cond
PIDC
- 处理程序,在使用单片机作为控制cpu时,请稍作简化,具体的PID参数必须由具体对象通过实验确定。由于单片机的处理速度和ram资源的限制,一般不采用浮点数运算,而将所有参数全部用整数,运算 到最后再除以一个2的N次方数据（相当于移位）,作类似定点数运算,可大大提高运算速度,根据控制精度的不同要求,当精度要求很高时,注意保留移位引起的“余数”,做好余数补偿。这个程序只是一般常用pid算法的基本架构,没有包含输入输出处理部分。 -handling procedures, the use of
FOXserialportover9
- 用于多于9个串口的ce驱动程序。时间仓促。可以参考-for more than nine serial port ce driver. Time constraints. Reference
xapp134_vhdl
- The SDRAM controller is designed for the Virtex V300bg432-6. It s simulated with Micron SDRAM models. The design is verified with timing constraints at 115 MHZ.
比较典型的pid处理程序
- 这是一个比较典型的PID处理程序，在使用单片机作为控制cpu时，请稍作简化，具体的PID 参数必须由具体对象通过实验确定。由于单片机的处理速度和ram资源的限制，一般不采用浮点数运算，而将所有参数全部用整数，运算 到最后再除以一个2的N次方数据（相当于移位），作类似定点数运算，可大大提高运算速度，根据控制精度的不同要求，当精度要求很 高时，注意保留移位引起的“余数”，做好余数补偿。这个程序只是一般常用pid算法的基本架构，没有包含输入输出处理部分。-This is a typical PID p
FixToFloat.将16位二进制有符号纯小数转换为32位单精度浮点数
- 将16位二进制有符号纯小数转换为32位单精度浮点数。实际应用时，最好加tsu、tco约束条件，速度会快些。,There will be 16-bit binary decimal symbol is converted to pure 32-bit single precision floating point. Practical applications, it is best to increase tsu, tco constraints, the speed will be faste
Timing_Closure
- 一份FPGA布局布线的时序约束资料，中文描述-A FPGA placement and routing information on the timing constraints, the Chinese describe the
The-Specification-of-SDC
- 综合约束文件SDC的写法说明 synopsys 出品-Using the Synopsys Design Constraints Format Application Note
pro002_keyboard
- 键盘鼠标的源码及约束（verilog）已用FPGA实现-Keyboard and mouse the source and constraints [verilog] has spent FPGA realize
6439
- Design of a Spider_like Robot for Motion with Quasistatic Force Constraints
timing_constraint
- 主要介绍xilinxFPGA时序约束的方法和技巧。FPGA开发人员进一步提高的必看资料。-XilinxFPGA timing constraints introduces methods and techniques. FPGA developers to further enhance the information of the must-see.
The_Softening_of_Hardware
- The software and hardware development fields evolved along separate paths through the end of the 20th century. We seem to have come full circle, however. The previously rigid hardware on which our programs run is softening in many ways. Embedded syst
se_IO_485_5
- 单片机IO口仿485发送数据，经长时间测试极为稳定，为资源紧缺的单片机扩展资源不可缺少的程序-IO I like single-chip 485 to send data, after a long time to test is extremely stable, single-chip resource constraints for the expansion of resources indispensable to the process
Xilinx-constraints-guide2
- xilinx时序约束指南，详细的说明和使用操作实例-xilinx timing constraints
Xilinx-design-timing-constraints
- 很有用的Xilinx时序约束设计资料，很适合初学者-Very useful Xilinx timing constraints, design data, is very suitable for beginners
FPGA-VHDL-Time-Constraints-example
- FPGA VHDL Time Constraints Example