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数字锁相环
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input frequency (receive data), Fo (Q5) is the local output frequency.
PLL
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上； 顶层文件是PLL.GDF-Digital phase-locked loop PLL is the design source code, which, Fi is the input frequency (receive data), Fo (Q5) is
DPLL
- 全数字锁相环的verilog设计，已通过仿真验证能迅速锁定相位-Digital phase loop lock design with verilog
PLL
- 在同步控制上，应用了“优先与抢占”的方式产生同步信号，纯硬件实现，简单可靠；使用了成熟的数字锁相环来跟踪同步信号。-A strategy of synchronization control, which combines competition coequality and priority, is mentioned in the paper and uses digital phase-lock loop to track synchronization signal
weitb
- 在数字通信中，通常直接从接收到的数字信号中提取位同步信号，这种直接法按其提取同步信号的方式，大致可分为滤波法和锁相法。锁相法是指利用锁相环来提取位同步信号的方法，本设计方案就是基于锁相环的位同步提取方法，能够比较快速地提取位同步时钟，并且设计简单，方便修改参数。采用Quartus II设计软件对系统进行了仿真试验，并用Altera的Cyclone II系列FPGA芯片Ep2c5予以实现。-In digital communication, usually from receiving direc
ANOlog_TMS320F28335
- 本装置采用单相桥式DC-AC逆变电路结构，以TI公司的浮点数字信号控制器TMS320F28335 DSP为控制电路核心，采用规则采样法和DSP片内ePWM模块功能实现SPWM波。最大功率点跟踪（MPPT）采用了恒压跟踪法（CVT法）来实现，并用软件锁相环进行系统的同频、同相控制，控制灵活简单。采用DSP片内12位A/D对各模拟信号进行采集检测，简化了系统设计和成本。本装置具有良好的数字显示功能，采用CPLD自行设计驱动的4.3’’彩色液晶TFT LCD非常直观地完成了输出信号波形、频谱特性的在线
eda
- EDA 正弦信号发生器：正弦信号发生器的结构有四部分组成，如图1所示。20MHZ经锁相环PLL20输出一路倍频的32MHZ片内时钟,16位计数器或分频器CNT6，6位计数器或地址发生器CN6，正弦波数据存储器data_rom。另外还需D/A0832（图中未画出）将数字信号转化为模拟信号。此设计中利用锁相环PLL20输入频率为20MHZ的时钟，输出一路分频的频率为32MHZ的片内时钟，与直接来自外部的时钟相比，这种片内时钟可以减少时钟延时和时钟变形，以减少片外干扰 还可以改善时钟的建立时间和保持时
dpll
- 用verilog编写的全数字锁相环，包括鉴相器，模K计数器，加减脉冲模块和分频模块，都经过验证-verilog based digital phase lock loop design, including phase detector,mode K counter, increment/decrement counter and frequency divider
ADF4355 数据手册
- ADF4355是微波宽带(54-6800MHz)可实现小数N分频或整数N分频锁相环(PLL)的频率合成器,高分辨率38位模数,低相位噪声电压控制振荡器(VCO),可编程1/2/4/8/16/32/64分频输出,模拟和数字电源为3.3 V,主要用在无线基础设施（W-CDMA,TD-SCDMA,WiMAX,GSM, PCS,DCS,DECT）,点到点/点到多点微波链路(ADF4355 microwave broadband (54-6800 MHZ) can realize the decimal
dpll源程序
- 一种设计数字锁相环的思路，包含异或鉴相器、k模可逆计数器、脉冲加减计数器、N分频器等，实现相位的锁定。(A design of digital phase locked loop (PLL) consists of a phase discriminator, a K mode reversible counter, a pulse addition and subtraction counter, a N frequency divider and so on, to lock the pha
基于DSP28335的单相PWM整流 双闭环PI控制
- 利用DSPF28335实现单相桥式PWM整流器的双闭环PI控制，用到AD7606和数字锁相(Double-closed-loop PI control of single-phase bridge PWM rectifier using DSPF28335, using AD7606 and digital phase lock)