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搜索资源列表

  1. fpga_uart_16

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  2. 列化了16个uart 通过fifo来收发-instance 16 uart,fifo control send,recvie
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:6173
    • 提供者:zxj
  1. 5-verilog-programs

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  2. the file contains 5 verilog source codes 1. varying pulses 2. DRAM 3. FIFO 4. UART 5. 16 bit divider
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:5224
    • 提供者:Srinath
  1. vhdl_text3

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  2. 设计一个数据宽度8bit,深度是16的 同步FIFO(读写用同一时钟),具有EMPTY、FULL输出标志。 要求FIFO的读写时钟频率为20MHz, 将1-16连续写入FIFO,写满后再将其读出来(读空为止)。 仿真上述逻辑的时序-Design a data width 8bit depth of 16 the synchronization FIFO (read and write with the same clock), EMPTY, FULL output fla
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-19
    • 文件大小:5637
    • 提供者:jiange
  1. Philips_SC28L198A1A-S9203

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  2. NXP 28L198 8路UART是一个单芯片的CMOS-LSI通信器件,它提供8路全双工异步通道,具有16字节FIFO,使用用户定义的Xon/Xoff字符可以实现自动带内(in-band)流控制,唤醒模式下可以进行地址识别。所有主机和OCTART之间的通信都使用同步总线接口。它由NXP 1.0微米的CMOS技术制造而成,结合了低成本、高密度和低功耗的优点。-NXP 28L198 8-channel UART is a single-chip CMOS-LSI communications de
  3. 所属分类:Other Embeded program

    • 发布日期:2017-11-14
    • 文件大小:347033
    • 提供者:房宗良
  1. myuart

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  2. 使用verilog语言编写的异步串口模块,带有16级深的FIFO,它与DSP28335的SCI相似,可以帮助初学者更快地理解FPGA和DSP的硬件结构和编程思路-Use verilog language of asynchronous serial port module, FIFO with deep level 16, it was similar with DSP28335 SCI, can help beginners to understand faster the FPGA and
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:492358
    • 提供者:夏小保
  1. STM32_KeyScan

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  2. 基于奋斗开发板的STM32的按键控制LED灯,使用状态机思想消除按键抖动并加入了长按处理功能,用16位FIFO(数据缓冲队列)提高可靠性和可移植性-STM32 development board based on the struggle of the keys to control LED lights, using a state machine debounce ideology and joined the long press processing functions, using 1
  3. 所属分类:SCM

    • 发布日期:2017-05-04
    • 文件大小:1442782
    • 提供者:何明强
  1. FPGAluojidaima

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  2. 16通道逻辑分析仪,100M,FPGA代码,包括FIFO,dram,usb等-16 channel logic analyzer, 100 m, the FPGA code, including FIFO, DRAM, usb, etc
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:13501
    • 提供者:钢灵海川
  1. TransfData

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  2. 用于FPGA发送数据,采用VHDL语言编程,采用16位fifo发送,内涵时钟、复位、使能信号-FPGA is used to send data, using VHDL language programming, using 16 fifo sent connotation clock, reset, enable signal
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-12
    • 文件大小:1288
    • 提供者:王强
  1. VHDL-8bitFIFO

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  2. FIFO的宽度:也就是英文资料里常看到的THE WIDTH,它只的是FIFO一次读写操作的数据位,就像MCU有8位和16位,ARM 32位等等,本程序实现8位的FIFO功能,三位格雷码可表示8位的深度。-THE WIDTH of THE FIFO: namely information in English often see THE WIDTH, it is only a FIFO data read and write operations, as has 8 bit or 16 bit M
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1072
    • 提供者:刘伟
  1. FIFO1

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  2. 给出一个位宽16比特,深度为10的异步FIFO的设计,并要求给出空或满的指示信号。要求用Verilog HDL语言设计,并编写测试激励,以及用Modelsim进行功能仿真,验证设计正确性。10个16位的数据 (FIFO的宽度:也就是英文资料里常看到的THE  WIDTH,它指的是FIFO一次读写操作的数据位,就像MCU有8位和16位,ARM 32位等等。FIFO的深度:THE DEEPTH,它指的是FIFO可以存储多少个N位的数据(如果宽度为N)。如一个8位的FIFO,若深度为8,它可以
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-29
    • 文件大小:33310
    • 提供者:江燕子
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