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搜索资源列表

  1. FPGAbasedprogramable-PROWER

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  2. 本设计提出了一个基于FPGA的程控稳压电源的方案。通过按键向FPGA输入信号,FPGA得到“十位”和“各位”计数脉冲信号,通过计数器模块计数,内部计数器的信号一路送给外部显示电路来显示当前的电压值,另一路经过D/A转换器(DAC0832)输出模拟量,再经过运算放大器隔离放大,控制输出功率管的基极,随着功率管基极电压的变化而输出不同的电压,同时实现双路输出。实际测试结果表明,本系统具有易调节,高可靠性,操作方便,电压稳定度高,其输出电压采用了数字显示的特点。-This design present
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-07
    • 文件大小:1255803
    • 提供者:南宫崔浩
  1. phase_shift

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  2. cpld/fpga实现移相功能 d触发器 数据选择器 单片机接口-phase_shift using cpld/fpga
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:6040
    • 提供者:陈彭鑫
  1. dwn_sampler

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  2. Multirate digital signal processing system which includes sampling rate conversion. This technique is necessary for systems with different input and output sampling rates, as the proposed multirate device is downsampler FPGA implementation of
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2327
    • 提供者:Mohan Reddy
  1. freq_meter

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  2. FPGA的测频程序,用了D触发器,能测1hz到几百hz-FPGA frequency measurement procedures, using a D flip-flop, can be measured to a few hundred hz 1hz
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:3609988
    • 提供者:周鸣一
  1. fir_filter

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  2. 基于d builder的fir滤波器的设计;fpga高级编程-Based dspbuilder of fir filter design fpga Advanced Programming
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-30
    • 文件大小:12122434
    • 提供者:程序猿
  1. music_player

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  2. 基于d builder的音乐播放器的设计;FPGA与matlab联合编程;-Dsp builder based music player design FPGA and matlab joint programming
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2124881
    • 提供者:程序猿
  1. project_1

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  2. Creation of FPGA-based device. circuit represents a simple device, containing D Flip-Flop with optional asynchronous Reset inputs and AND logic gate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-13
    • 文件大小:205314
    • 提供者:Tasko
  1. FPGA_AND_ASIC

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  2. 首先要知道自己在干什么?数字电路(fpga/asic)设计就是逻辑电路的实现,这样子说太窄了,因为asic还有不少是模拟的,呵呵。我们这里只讨论数字电路设计。实际上就是如何把我们从课堂上学到的逻辑电路使用原理图(很少有人用这个拉),或者硬件描述语言(Verilog/VHDL)来实现,或许你觉得这太简单了,其实再复杂的设计也就是用逻辑门电路搭起来的。你学习逻辑电路的时候或许会为卡拉图,触发器状态推倒公式而感到迷惑,但是其实有一点可以放心的是,实际设计中只要求你懂得接口时序和功能就可以了,用不着那么
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-15
    • 文件大小:19456
    • 提供者:吕攀攀
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