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搜索资源列表

  1. SBC-2410X_kernel.tar

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  2. MIZI Research, Inc.发布的嵌入式Linux内核源码,现在的版本是是2.4.18-rmk7-pxa1-mz5。其中包含了很多常用硬件驱动,如CS8900、UDA1341等。 这是为一款用SAMSUNG公司S3C2410A芯片为处理器的系统配置的内核,可支持 640*480 TFT、Audio、LAN、RS-232、USB等接口。-MIZI Research, Inc. Release of embedded Linux kernel source, the current ver
  3. 所属分类:嵌入式Linux

    • 发布日期:2008-10-13
    • 文件大小:31262180
    • 提供者:何飞
  1. maxshiyan

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  2. 大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟,数码显示,74ls138,8,4位计数器,d,rs触发器,加法器,交通灯等,此原码基于长江大学可编程器件实验箱,如要运行在其他平台上需要重新定义管脚-University VHDL language experiment Daquan, based on the max-plus2 platform within 8-3 decoder, 8 Adder, digital clock, digital d
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:865899
    • 提供者:田晶昌
  1. RScoding

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  2. 经典的里德索罗蒙码RS编码的dsp开发的c语言代码。
  3. 所属分类:DSP编程

    • 发布日期:2008-10-13
    • 文件大小:22133
    • 提供者:戈立军
  1. RS_01

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  2. RS(15,9)上的C语言纠错源码.在VC++6.0平台上调试通过,可以纠正任意24bit的错码
  3. 所属分类:DSP编程

    • 发布日期:2008-10-13
    • 文件大小:10905
    • 提供者:ATK
  1. DS1302+d7279

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  2. 功能:时钟DS1302的读写 hd7279显示显示分 小时 说明: (1)每次上电时,必须把秒寄存器高位设置为0,时钟才能走时 (2)如果每次需要写入数据和时钟日历信息,须将\"写保护\"寄存器设置成为0 (3)P0低4位接段码,高4位接位选,从DS1302中读出来的是BCD码 (4)TS=1010,DS=01,RS=01(在Vcc1与Vcc2之间接2K电阻) (5)初始时间设置为05年 6月 10日 星期1 8:
  3. 所属分类:单片机(51,AVR,MSP430等)

    • 发布日期:2008-10-13
    • 文件大小:2345
    • 提供者:张子皓
  1. GF_2_m_FPGA

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  2. GF_2_m_域乘法器的快速设计及FPGA实现,对于rs编翼码的理解和设计有帮助
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:202826
    • 提供者:番茄
  1. key_b

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  2. 本程序主要通过外部中断INT0及3.3端口读取PS2键盘值并通过LCD1602显示,键扫描码的解码通过数组方式解码,程序的解码功能主要针对数字及大小写字母和常用标点符号 硬件描述:PS2键盘的时钟线(clk)接89S51的INT0(P3.2),数据线data接(P3.3) LCD的控制端口分别为: RS = P2^7,RW = P2^6,EP = P2^5,数据端口为P0,液晶显示偏压VL必须接 -This procedure mainly through external int
  3. 所属分类:SCM

    • 发布日期:2017-03-30
    • 文件大小:34194
    • 提供者:曹兴
  1. 445

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  2. 数字音乐盒 (1) 硬件电路中用P1.0~P1.7控制按键,其中P1.0~P1.3扫描行,P1.4~P1.7扫描列。 (2) 用P0.0~P0.7,P2.0~P2.7控制LED,其中P0.0~P0.7控制七段码a,b,c,d,e,f,g,用P2.0~P2.7为数码管位选信号。 (3) 用,P2.0~P2.2作为LCD的RS,R/W,E的控制信号。用P0.0~P0.7作为LCD的D0~D7的控制信号。 (4) 用P3.7口控制蜂鸣器(J2,J4断开,J3短接)。 (5) 电路为
  3. 所属分类:SCM

    • 发布日期:2017-04-09
    • 文件大小:6956
    • 提供者:qwertyuii
  1. 485-bus-transceiver-

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  2. RS-485串口接受和发送数据的试验源码,中断接收和中断发送数据。-RS-485 serial accept and transmit data test code, the interrupt receiving and interrupt transmit data.
  3. 所属分类:SCM

    • 发布日期:2017-05-08
    • 文件大小:1783305
    • 提供者:江南春
  1. Trigger

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  2. 各类触发器VHDL源码程序,在quartus-ii7.2版本上测试通过,文件中包括D触发器,JK触发器,RS触发器,T触发器。-Various triggers VHDL source code program in quartus-ii7.2 version of the test is passed, the document includes a D flip-flop, JK flip-flop, RS flip-flop, T flip-flop.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:925932
    • 提供者:baoguocheng
  1. temperature-measurement-and-display

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  2. //功能:温度传感器18B20序列码检测及温度1602显示 //说明:直接调用1602的头文件形式,PA口控制数据 PB456控制RS RW EN,18B20控制口为DQ对应了PB3 //注意:18B20时,配置了锁相环配置时钟频率为10MHz-//Function: 18B20 sequence code detection and temperature of the temperature sensor 1602 Show// Descr iption: Direct calls
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-01
    • 文件大小:62056
    • 提供者:秦小仙
  1. RS21

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  2. 该源代码是RS(31,19)码的编码程序,采用的是VerilogHDL语言,这是个完整的程序,能够直接在ISE软件上运行-The source code is RS (31,19) code coding procedures, the is VerilogHDL language, which is a complete program can be run directly in the ISE software
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-22
    • 文件大小:4753527
    • 提供者:qidong
  1. encoder

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  2. RS(7,3,4),码长七位,信息位三位,纠错位四位,经过验证成功-RS (7,3,4), the code length of seven, three of information bits, bit error correction four proven successful
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-08
    • 文件大小:746
    • 提供者:郑志聪
  1. rscode

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  2. R S编 解 码 实 现 代 码 verilog语言-RS CODE AND ENCODE
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-08
    • 文件大小:691
    • 提供者:zj
  1. paobiao

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  2. 本源码是用verilog编写的FPGA程序,其中包括了数字跑表模块和RS触发器模块。-The source code is written in verilog FPGA programs, including digital stopwatch module and the RS flip-flop modules.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:980
    • 提供者:黄华
  1. RSdecoder

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  2. 自己写的基于verilog的RS译码器,能够实现RS(240,224)码译码,一级流水设计,可连续译码也可非连续译码。-RSdecoder for RS(240,224).
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-28
    • 文件大小:11678
    • 提供者:opudn89
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