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搜索资源列表

  1. medianfilter

    0下载:
  2. 图像滤波中的中值滤波,有效滤除椒盐噪声,使用verilog语言编写-Image filtering in the median filter, effectively filter out salt and pepper noise, using verilog language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-03-29
    • 文件大小:3.11mb
    • 提供者:钱军
  1. median

    1下载:
  2. 用verilog编辑的中值滤波器!语言旁表有注释方便理解!-Using Verilog editor median filter! Language beside the table annotated to facilitate understanding!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-07-05
    • 文件大小:1.69mb
    • 提供者:yuming
  1. median_filterCode

    0下载:
  2. 采用快速中指滤波算法实现图像的中值滤波,使用VHDL语言ISE环境-Image Median Filter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-07-05
    • 文件大小:11.67kb
    • 提供者:若谙
  1. 3-3-median-filter

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  2. verilog编写的适用于fpga的3x3模板中值滤波-verilog fpga prepared for the 3x3 median filter template
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-07-06
    • 文件大小:50kb
    • 提供者:
  1. shape

    0下载:
  2. 滤波器设计,利用中值法完成的梯形滤波的算法,可用于谱仪的滤波器-filter verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:564byte
    • 提供者:帅秀
  1. BPSK

    1下载:
  2. 用于BPSK调制的自行设计,说明如下: 1.matlab.txt中的程序是matlab平台下的.mat格式。目的是输出一个64*4的矩阵,矩阵的每个元素都为0~255间的整数。矩阵每行的四个数是一个码元的四个抽样点的量化值。但由于当前码元通过升余弦滤波系统时,受到前后共6个码元的共同影响,所以是由6个码元共同决定。这6个码元是随机的,可能是0也可能是1(双极性时可能是-1也可能是+1),故6个码元共2^6=64种情况,所以产生的矩阵是64*4。最后逐行输出这256个数。 2.
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-06
    • 文件大小:4.28kb
    • 提供者:
  1. eetop[1].cn_Code_for_MedianFilter33

    0下载:
  2. 本程序实现3*3中值滤波的Verilog语言编写-This procedure achieved 3* 3 median filter Verilog language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:52.18kb
    • 提供者:jdi
  1. median_filter

    0下载:
  2. 中值滤波的verilog实现,完整工程,调试通过-Median filter verilog achieve complete engineering, debugging through
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-07-05
    • 文件大小:2.75mb
    • 提供者:abrams
  1. zhongzhilvbo

    0下载:
  2. xilinx ise 与modesim联合验证中值滤波 含verilog源程序和整个工程文件-the xilinx ise modesim median filter containing joint verification verilog source, and the entire project file
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-14
    • 文件大小:274.12kb
    • 提供者:bambod
  1. mode3by3_generate_module

    0下载:
  2. 用verilog编写的3x3模块!用于图像处理算法中的中值滤波和边缘检测等等!-failed to translate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-09
    • 文件大小:912.4kb
    • 提供者:张皓
  1. zhongzhilvbo

    0下载:
  2. 实现中值滤波的Verilog编程,并且还有matlab仿真验证-Verilog programming to achieve median filtering, and there matlab simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-27
    • 文件大小:9.16mb
    • 提供者:hejiao
  1. cic_cz

    0下载:
  2. 在altera平台用verilog硬件描述语言实现cic插值滤波,在modelsim软件中仿真通过,包含完整的工程代码,可以直接下载到FPGA中运行-In the Altera platform using Verilog hardware descr iption language CIC interpolation filter, through the simulation in Modelsim software, including the complete project co
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.04mb
    • 提供者:汪少锋
  1. MID_FILTER

    0下载:
  2. 中值滤波算法的verilog实现,可用于相关算法在基于FPGA的嵌入式图像处理系统中。-Median filtering algorithm verilog realization available FPGA-based embedded image processing system.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-09
    • 文件大小:1.63mb
    • 提供者:shimmy_lee
  1. 图像中值滤波FPGA实现V1.0

    1下载:
  2. 实现图像的中值滤波功能,文件里有效果展示(The realization of the median filter function of the image, the file has the effect of display)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-23
    • 文件大小:28.64mb
    • 提供者:gxgone
  1. VIP_RAW2RGB2Gray_Medium_Sobel_Erosion_Dilation

    0下载:
  2. 通过纯HDL逻辑实现,对ov7725摄像头进行图像采集,存储,处理,包括中值滤波,边缘检测等经典图像算法实现(Through the realization of pure HDL logic, image acquisition, storage and processing of ov7725 camera, including median filtering, edge detection and other classic image algorithms.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-05-03
    • 文件大小:910kb
    • 提供者:SakuraForever
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