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code
- verilog语言写的简单八位处理器。有8个模块，可进行加法运算。
Paralleladder
- 并行加法器VHDL代码，可实现五位加法运算-VHDL code parallel adder
Serialadder
- VHDL语言串行加法器 可以实现五位加法运算-Serial adder five addition operations can be achieved
QinYuchu
- 用vhdl做的计算机组成原理课程设计的资料，实现加法运算，进行求和，仿真实例等资料！-Vhdl to do with the computer information on the composition of curriculum design principles to achieve the addition operation, a sum, simulation examples, etc.!
alu_32_bit
- 用Verilog编写的32位ALU（运算器），具有与、或逻辑运算；加、减算术运算；小于置一，零检测，以及溢出检测等功能。其中加法运算是采用了快速进位链-32bitALU
ADDER
- VHDL语言的带控制端口的加法器，实现加法运算。-VHDL language, with a control port of the adder to achieve addition operation.
Floating-Point-Adder
- 浮点数加法器IP核的vhd设计。浮点数加法运算是运输中使用最高的运算，结合vhdl和EPGA可编程技术，完成具有5线级流水线结构、符合IEEE 754浮点标准、可参数化为单、双精度的浮点数加法器。-Floating point adder design IP core vhd. Floating-point addition operation is used in most transport operations, combined with vhdl and EPGA programmab
jiafaqi
- 能实现两个4位数的的加法运算，并显示两个加数和结果-To achieve two 4-digit addition operation, and displays the results of the two addend and
adder3
- 此源代码是基于Verilog语言的七人投票表决器 、2 个 8 位数相乘 、8 位二进制数的乘法 、同一循环的不同实现方式、使用了`include 语句的 16 位加法器 、条件编译、加法计数器中的进程、任务、测试、函数、用函数和 case语句描述的编码器、阶乘运算函数、测试程序 、顺序执行、并行执行，特别是七人投票表决器，这是我目前发现的最优的用硬件描述的源代码。-The Verilog language source code is based on the seven-vote, and
pc
- 程序计数器+地址寄存器，已预置一段mif文件，可实现加法运算。-Program Counter+ address register, a mif file has been preset, addition operations can be realized.
bcd_adder_8
- 一个程序，完成2位8421BCD码加法运算，带有输入进位和输出进位-BCD code implements the addition of two
Adder_2bit
- Adder_2bit ，带进位处理的2位加法器 此实验中，实现了2bit宽度的加法运算，并带进位处理。加数与被加数分别以SW[3..2]和SW[1..0]来表示，加法的结果用数码管静态地显示出来。-Adder_2bit, with carry handle 2-bit adder this experiment, the realization of the addition operation 2bit width, and bit into the handle. Addend and
alu
- ALU运算器能够完成定点数的加法运算，减法运算-ALU arithmetic unit to complete the addition operation
ls139
- 全加器程序编写，用VHDL语言实现四位全加器的加法运算-Full adder programming, using VHDL language to achieve the addition of four full-adder operation
adder128x
- 128位加法器优化设计：64位加法运算+2-1多路选择器。并在关键路径上添加寄存器，降低延迟。 testbench可以测试优化的效果，在ISE中做过综合，能跑到200+MHz-128-bit adder optimization design: 64-bit adder+ 2-1MUX. In the key path, there are regs to improve the performance and reduce the delay time. you use the tes
1
- 这是一个加法器，可以用来计算多位的加法运算。有需要的可以自己下载。-This is an adder, can be used to calculate the number of addition operations. Needs to download.
Multiplier16
- 本文设计了一种可以实现16位有符号/无符号二进制数乘法的乘法器。该乘法器采用了补码一位乘（Booth算法), 简化了部分积的数目, 减少了某些加法运算,从而提高了运算速度。该乘法器利用Verilog代码实现，通过Modelsim软件对相应的波形进行仿真验证，并通过QuartusII软件对源码进行编译综合。-This paper designed a 16 signed/unsigned binary number multiplication of the multiplier can be a
half_adder
- 半加器，数字系统中，二进制运算可转换为加法运算，所以加法器是一种重要的逻辑部件。已成功运行过。-Half adder, digital systems, the the binary operation can be converted to addition operation, the adder is an important logical parts. Has been run successfully.
con_addr_32
- 因为二进制加法的进位只可能是1或0，所以可以将32位加法器分为8块（最低一块由4位先行进位加法器直接构成，其余加法结构都采用先行进位加法器结构）分别进行加法计算，除最低位以外的其他7块加法器结构各复制两份，进位输入分别预定为1和0。于是，8块加法器可以同时进行各自的加法运算，然后根据各自相邻低位加法运算结果产生的进位输出，选择正确的加法结果输出。-Because binary adder carry only be 1 or 0, so it can be 32-bit adder is div
carry_skip_adder_verilog
- 行波加法器能对两个n位数的各位同时进行加法运算的装置,可由n个一位加法器(全加器)并联而。本程序是它的verilog实现-Line wave and instruments capable of two n-digit device you carry adder, while the n by an adder (full adder) in parallel while. This program is to achieve its verilog