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  1. pskdem_fixed

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  2. psk解调的定点仿真模型。另外DEC2HEX.C负责将十进制的数据文件转换为十六进制的数据文件,因为MATLAB输出数据格式为十进制,而NC-VERILOG能够读取的数据格式为十六进制,所以需要转换。-psk demodulation of the fixed-point simulation models. In addition DEC2HEX.C responsible for the data file is converted to decimal hex data file, as
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:11376
    • 提供者:杨芳
  1. cont60

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  2. 六十进制加法器 可以实现六十位的技术功能-Six decimal adder can achieve the technical features sixty
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:9798
    • 提供者:李琳
  1. jianyishuzipinlvji

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  2. (1)基本要求: a.被测信号的频率范围为1~20kHz,用4位数码管显示数据。 b.测量结果直接用十进制数值显示。 c.被测信号可以是正弦波、三角波、方波,幅值1~3V不等。 d.具有超量程警告(可以用LED灯显示,也可以用蜂鸣器报警)。 e.当测量脉冲信号时,能显示其占空比(精度误差不大于1 )。 (2)发挥部分 a.修改设计,实现自动切换量程。 b.构思方案,使整形时,以实现扩宽被测信号的幅值范围 -(1) Basic requirements: a.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:4487
    • 提供者:longking
  1. cnt10

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  2. 用Quartus II开发的一个十进制计数器,包括仿真波形,下载文件,是完整工程。-With the Quartus II development of a decimal counter, including the simulation waveform, download files, is the complete project.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-25
    • 文件大小:148480
    • 提供者:鲁才
  1. count

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  2. 1.用VHDL设计具有清除端、使能端,计数范围为0~999的计数器,输出为8421BCD码; 2.用VHDL设计十进制计数器(BCD_CNT)模块、七段显示译码器电路(BEC_LED)模块和分时总线切换电路(SCAN)模块。 3.用MAX+plusⅡ进行时序仿真。 -1. VHDL design with a clear end to end so that the count range of 0 to 999 in the counter, the output is 8421B
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:208546
    • 提供者:小白
  1. cnt10

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  2. 超好用的十进制计数器,万能型,随时可用,好用好用好用,VHDL经典例子-perfect counter10,very very good,can be used everyehere,classical example
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:557
    • 提供者:李刚
  1. bcd-alu

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  2. 一位十进制bcd加减法运算器,可对两个一位整数进行加减法运算.-Bcd a decimal addition and subtraction operations, which can be both an integer addition and subtraction operations.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:462600
    • 提供者:k.lin
  1. calculator--EDA

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  2. EDA可编程逻辑设计 设计一个简易十进制以内的计算器 可以利用按键和数码管作为计算器的输入和输出,能完成十以内的整数的加、减、乘、除(商和余数)运算,预算结果可以是正/负数,结果的绝对值可以超过十,且能够正确显示。-EDA design of programmable logic to design a simple decimal calculator can be used within the tube as the calculator keys and digital inputs a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:131189
    • 提供者:zhouminyan
  1. BCD_CNT

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  2. vhdl十进制计数器。完成计数长度为0-999的BCD码加法计数器,输出数据为三个宽度为4位的数据。-decimal counter vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:33081
    • 提供者:成思远
  1. 2

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  2. 七段显示译码器电路 将输入的8421BCD码计数值译为对应的编码,并在LED数码管上显示出对应的十进制数 LDE数码管共有七个输入端(a-g),三个数码管采用扫描显示方法,按个位十位百位的次序依次显示三个四位二进制数据。-Seven segment display decoder circuit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:12225
    • 提供者:成思远
  1. 1

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  2. 计数显示电路。由十进制计数器模块(BCD_CNT)、分时总线切换电路模块(SCAN)和七段显示译码器电路模块(DEC_LED)构成。输入端口为为十进制计数器时钟clk,异步复位清零信号reset,分时总线切换电路时钟clkdsp。在reset信号为1时,电路复位不工作;在reset信号为0时,在每个clk的上升沿计数器将加1。在每个clkdsp的上升沿将会改变对三个数码管的扫描选通。输出端口为数码管选通信号sel(两位),输出到七段数码管的数据信号ledout(七位)。-Count displa
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:3293
    • 提供者:成思远
  1. xyj

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  2. 洗衣机系统,二极管十进制显示倒数时间,流程,注水,洗衣,排水-Washing system, the diode decimal display the countdown time, process, water, laundry, drainage, etc.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:833677
    • 提供者:辛晓霞
  1. cnt10

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  2. 用八段数码管管显示十进制数,使用的是VHDL语言-Eight out of digital tube display with a decimal number, using the VHDL language
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:41700
    • 提供者:杨云乔
  1. VHDL-3BCD

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  2. 3位BCD码的计数显示电路。BCD码计数电路从0计到9然后返回到0从新计数。3位BCD码计数器可以实现从0到999的十进制计数。要将计数过程用七段显示LED数码管显示出来,这里采用动态分时总线切换电路对数码管进行扫描,对数码管依次分时选中进行输出计数的个、十、百位的数据。-3 BCD code count display circuit. BCD code counting circuit count from 0 to 9 and then back to 0 from the new cou
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:55898
    • 提供者:will li
  1. add1

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  2. 可实现输入的2个一位十进制数的加、减运算。要求:输入提供十个数字键,先转化为8421码,再运算,输入的数据和输出结果都要以七段显示译码器显示出来(仿真波形)。输入模块、运算模块、数据转换模块要求用不同的模块分别实现。-Can be one of the input of two decimal addition, subtraction operations. Requirements: Enter the ten numeric keys provided, the first transfo
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:798
    • 提供者:weight
  1. add

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  2. 另一个可实现输入的2个一位十进制数的加、减运算。要求:输入提供十个数字键,先转化为8421码,再运算,输入的数据和输出结果都要以七段显示译码器显示出来(仿真波形)。输入模块、运算模块、数据转换模块要求用不同的模块分别实现。-Another may be the input of the two one decimal addition, subtraction operations. Requirements: Enter the ten numeric keys provided, the f
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:734
    • 提供者:weight
  1. mul

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  2. 可实现输入的2个一位十进制数的乘法运算。要求:输入提供十个数字键,先转化为8421码,再运算,输入的数据和输出结果都要以七段显示译码器显示出来(仿真波形)。输入模块、运算模块、数据转换模块要求用不同的模块分别实现。-Can be one of the input of two decimal multiplication. Requirements: Enter the ten numeric keys provided, the first transformed into 8,421 yar
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:711
    • 提供者:weight
  1. mul2

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  2. 可实现输入的2个一位十进制数的乘法运算。要求:输入提供十个数字键,先转化为8421码,再运算,输入的数据和输出结果都要以七段显示译码器显示出来(仿真波形)。输入模块、运算模块、数据转换模块要求用不同的模块分别实现。-Can be one of the input of two decimal multiplication. Requirements: Enter the ten numeric keys provided, the first transformed into 8,421 yar
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:731
    • 提供者:weight
  1. sub

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  2. 可实现输入的2个一位十进制数的减运算。要求:输入提供十个数字键,先转化为8421码,再运算,输入的数据和输出结果都要以七段显示译码器显示出来(仿真波形)。输入模块、运算模块、数据转换模块要求用不同的模块分别实现。-Can be one of the input of two decimal reduction operations. Requirements: Enter the ten numeric keys provided, the first transformed into 8,42
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:645
    • 提供者:weight
  1. segment

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  2. 设计一个运算器,可实现输入的2个一位十进制数的加、减运算。要求:输入提供十个数字键,先转化为8421码,再运算,输入的数据和输出结果都要以七段显示译码器显示出来(仿真波形)。输入模块、运算模块、数据转换模块要求用不同的模块分别实现。小孟浩搜索不到吧-Design a calculator, can be one of the input of two decimal addition, subtraction operations. Requirements: Enter the ten num
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1049
    • 提供者:weight
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