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cnt10
- 设计带有异步复位、同步计数使能和可预置型的十进制计数器。 具有5个输入端口（CLK、RST、EN、LOAD、DATA）。CLK输入时钟信号；RST起异步复位作用，RST=0，复位；EN是时钟使能,EN=1,允许加载或计数；LOAD是数据加载控制，LOAD=0，向内部寄存器加载数据；DATA是4位并行加载的数据。有两个输出端口（DOUT和COUT）。DOUT的位宽为4，输出计数值，从0到9；COUT是输出进位标志，位宽为1，每当DOUT为9时输出一个高电平脉冲 -Designed with
Counter60sec
- VHDL语言编写的一个六十进制计数器(用于秒)，一个脉冲输入引脚，一个复位引脚，8个BCD码输出引脚，一个进位输出引脚。与我的其它8个模块配套构成一个数字钟。 -A 60 binary counter（for second） programmed with VHDL language.A pulse input, a reset input, eight BCD code output. It is one of my total 9 modules that are used to de
yibanjiafaqidesheji-EDA
- 基于FPGA的快速加法器的设计与实现，在VHDL环境中波形图显示出结果，可以用二进制，十进制，十六进制表示 -FPGA-based fast adder design and implementation in VHDL environment, the results in the waveform display, you can use binary, decimal, hexadecimal
frequency
- 8位十进制数字频率计的底层设计VHDL程序-8-bit decimal underlying design of digital frequency meter VHDL program
mimasuo
- 数字密码锁设计 基本要求： （1）开锁密码为四位十进制数。（2）按任意一个键后，系统进入等待状态，显示0000，此时若按密码输入键就将此刻外接四位输入数据线线上的一个十进制数字读入，将先前输入的数据左移一位，最末位加入刚输入的数据后显示，读入数字超过4个时，只保留最近输入的四个数；若按一下删除键可以消除刚输入的数字，数据右移一位，高位补0。若按确认键，将读入的4位数字与系统密码比较，正确的话开锁，数码管都显示“P”，不正确就显示“E”,拒绝开锁。（3）连续尝试3次没有能开锁进入死锁状态，拒绝
8-bit-decimal-frequency-meter
- 利用FPGA，实现8位十进制频率计功能。高效，实用。-Using FPGA, to achieve 8-bit decimal frequency counter function. Efficient and practical.
4096
- 4094串行显示led，数据线，时钟线，两线显示，二十进制转换便于显示-4094 serial display led, data line, clock line, two line display, two decimal conversion for display
shuziluoji
- VHDL课程设计 数字密码锁 设计一个简易的密码锁电路，该锁应在受到3位与规定码相符的十进制数码时打开，使相应指示灯亮；若收到于规定代码不符或者开锁程序有误，表示错误的指示灯亮。-VHDL design course design a digital lock easy lock circuit, the lock should be subject to three decimal consistent with the provisions of the digital code when
Locking_device
- EDA课程设计，基于DE2板的八位十进制锁码器，vhdl源程序！-EDA curriculum design, based on the DE2 board to eight decimal lock code reader, vhdl source code!
counter
- 一个简单的计数器、十进制.主要是新熟悉QUARTUS ii的基本使用环境。-a counter of simple funtions.
BCDadd8
- 8位的BCD加法器，BCD表示即4bit表示一个十进制数，取值范围是0000-0110，verilog代码实现-8-bit BCD adder, BCD said that 4bit represents a decimal number, range is 0000-0110, verilog code
cnt60
- 60进制计数器,（由一六进制和十进制连线组成）-60 binary counter (hexadecimal and decimal by a connection form)
verilog
- Verilog初学者例程:1位全加器行为级设计、1位全加器门级设计、4位超前进位加法器、8位bcd十进制加法器、8位逐次进位加法器、16位超前进位加法器、16位级联加法器、多路四选一门级设计、七段译码器门级设计-Verilog routines for beginners: a behavioral-level design full adder, a full adder gate-level design, 4-ahead adder, decimal 8-bit bcd adder, 8-
counter
- 使用verilog实现低位的十进制计数，高位的十六进制计数，带有Modelsim仿真测试文件-verilog Modelsim
maiobiao
- 具有加、减计数以及置数报警功能的计数器，采用三个数码管显示，555产生1秒的脉冲，三块74ls192十进制计数器级联为三位数计数器。-Have add, subtract count, and buy several alarm function of counter, using three digital pipe display, 555 produce 1 second pulse, three pieces of 74 ls192 decimal counter level three
miaobiao
- 本人自编的秒表，有十进制模块，六进制模块以及进位控制模块，并有电路连接图。-I am self stopwatch, a decimal module, hexadecimal and binary module control module, and a circuit with Have set.
graph
- 六十进制计数器的源码，希望大家能支持下啊，谢谢啦。-no descr iption
shijinzhi_jishuqi
- 基于VHDL语言的十进制计数器，通过功能仿真，完全实现-Decimal counter based on VHDL language, through simulations, the full realization
shijinzhishumaguangundongxianshi
- 数电实验作业：十进制计数的数码管滚动显示(VHDL源程序)-Decimal count digital tube scroll (VHDL source)
mycounter1_100_test
- 使用触发器组成原理图形成100进值计数器、以及代码部分，用vhdl编写十进制计数器串联之后组成100进值计数器-100 counter