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CLKCP01
- 液晶显示器320*240脉冲实现，每出现12个clk出一个字节脉冲，每出现40个字节脉冲出一个行脉冲。240行结束出一个帧脉冲.-LCD 320 * 240 pulse realized there every 12 clk byte out a pulse, with each 40-byte burst out a pulse line. 240 firms from the end of a frame pulse.
jop_core_bcfetch
- JOP内核字节码获取，很难找的东东，呕血之作-JOP core byte code access, it is difficult to find the price. Zhi for hematemesis
jop_core_decode
- JOP字节码获取的源码，很重要，具体FPGA中实现-JOP byte code access to the source code is important to achieve specific FPGA
vhdl2009
- 并口通讯代码 并口通讯代码（调试通过） --该代码目前能实现单个字节的收发-Parallel communications code (debugging through) -- The code can now achieve a single byte of Transceivers
data_transfer
- 同步串行数据发送电路SSDT的基本功能是将并行数据转换成串行数据并进行同步发送。系统写入和读出时序完全兼容Intel8086时序。 系统以同步信号开始连续发送四个字节，在发送中出现5个1时插入一个0，在四个数据发送结束而下一次同步没有开始之前，发送7FH，这时中间不需要插入零 -synchronous serial data transmission circuit SSDT the basic function is to convert parallel data into seri
TOKEN_vrilog
- 同步串行数据发送电路SSDT的基本功能是将并行数据转换成串行数据并进行同步发送。系统写入和读出时序完全兼容Intel8086时序。 系统以同步信号开始连续发送四个字节，在发送中出现5个1时插入一个0，在四个数据发送结束而下一次同步没有开始之前，发送7FH，这时中间不需要插入零 -synchronous serial data transmission circuit SSDT the basic function is to convert parallel data into seri
VERILOGCOMP
- 设计一个字节（8 位）比较器。 要求：比较两个字节的大小，如a[7:0]大于 b[7:0]输出高电平,否则输出低电平,改写测试 模型,使其能进行比较全面的测试 。 -design a byte (8) for comparison. Requirements : To compare the size of two bytes, as a greater than [7:0] b [7:0] output margin. Otherwise, low-level output, re
uartverlog
- 占用资源少的verilog HDL uart接口；采用固定波特率115200，可以修改程序中的分频来修改波特率，模式为1个启始位，8位数据位，1个停止位；带1字节缓存；当缓存空时输出空信号
alu3
- 用verilog语言编写，一个8-bit ALU，可以完成按字节的+、-和与、或、非操作
txunit1
- UART发送TX控制电路设计，以波特率产生器的EnableTX将数据DATAO以LOAD信号将其送入发送缓冲器Tbuff，并令寄存器内容已载有数据而非空出的标志tmpTBufE=0。当同步波特率信号来临时监视是否处于tmpTBufE=0（内有数据）以及tmpTRegE=1（没有数据）。即处于尚未启动发送态则将Tbuff缓冲寄存器 送入传输寄存器Treg内并令tmpTRegE=0（内又送入数据），但因Tbuff已转送入缓冲寄存器TregE内，为空故令tmpTBufE=1，此tmpTBufE代表缓冲
CPU
- 使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG，一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位字对准。采用32位定长指令格式，采用Load/Store结构，ALU指令采用三地址格式。支持有符号和无符号整数加、减、乘、除运算，并支持浮点数加、减、乘、除四种运算，支持与、或、异或、非4种逻辑运算，支持逻辑左移、逻辑右移、算术右移、循环右移4种移位运算，支持Load/Store操作，支持地址/立即
flash_read_and_write
- 适用于满足I2C协议的flash读/写操作程序，只需要设置要读/写的字节数，就可以直接使用！
RS232uart(VHDL)
- 256字节深度的RS232串口程序,共分4个模块,顶层文件\\FIFO程序\\串口收和串口发.经过测试已用于产品.可靠!
superSPI
- 用AHDL语言编写,MAXPULS开发.通信不受外部时钟速率和数据字节数目限制.-with AHDL prepared MAXPULS development. Communications from external clock rate and restriction on the number of data bytes.
I2C.rar
- FPGA实现模拟I2C协议的过程，包括三个模块，i2c_master_bit_ctrl.v完成位传输功能、i2c_master_byte_ctrl.v完成字节传输功能，i2c_master_top.v完成整个程序的控制功能，并提供给外部程序的接口。 ,I2C Analog FPGA implementation of the Protocol process, including the three modules, i2c_master_bit_ctrl.v achieve bit tran
AD9959.rar
- ad9959驱动程序一个串口通信周期分为指令周期和数据读写周期两个阶段。首先传送指令阶段的8位指令字对应于SCLK的8个上升沿,然后执行由指令设定的1～4个字节的数据读写,完成后再等待下一个指令周期的到来。,AD9959 Driver Single-bit serial 2-wire mode
SDH
- SDH开销的接收处理，要求： 1， A1和A2字节为帧头指示字节，A1为“11110110”，A2为“00101000”，连续3个A1字节后跟连续3个A2字节表示SDH一帧的开始。要求自行设计状态机，从连续传输的SDH字节流中找出帧头。 2， E2字节为勤务话通道开销，用于公务联络语音通道，其比特串行速率为64KHz(8*8K=64)。要求从SDH字节流中，提取E2字节，并按照64K速率分别串行输出E2码流及时钟，其中64K时钟要求基本均匀。（输出端口包括串行数据和64K串行时钟）
sdh1
- 本段代码是关于SDH帧的操作的一段VHDL的代码。 主要需求为两部分： 1. 从连续传输的SDH字节流中找出帧头。 2. 从SDH字节流中，提取F1字节，并按照要求输出。-This section of code is on the operation of a SDH frame VHDL code. Two main needs: 1. From the continuous transmission of SDH byte stream to find the frame he
hdlc_rs
- 一种带有CRC校验、一次可连续发送1－15块16字节数据、带有曼彻斯特码的hdlc收发程序，在Altera中仿真并在实际芯片中试验过的程序-One kind with a CRC check, send a continuous block of 16 bytes of data 1-15, with Manchester' s hdlc receive procedures in the Altera chip simulation and tested in the actual pr
ModelSimjiaocheng
- modelism中文教程，描述了一个字节选择器的编程-modelism Chinese tutorial describes the programming of a byte selector