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CPU
- 使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG，一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位字对准。采用32位定长指令格式，采用Load/Store结构，ALU指令采用三地址格式。支持有符号和无符号整数加、减、乘、除运算，并支持浮点数加、减、乘、除四种运算，支持与、或、异或、非4种逻辑运算，支持逻辑左移、逻辑右移、算术右移、循环右移4种移位运算，支持Load/Store操作，支持地址/立即
dattransf.rar
- 基于VHDL的10位定点数转浮点数模块源代码，可综合,VHDL-based set of 10 points to float the source code modules can be integrated
chufaqichengxu
- 除法器程序，除法器模块，定点数除法的相关代码。-Divider procedures, divider module, the related fixed-point code division.
fix2float_signed
- VHDL语言，有符号定点数转化为浮点数，Pavle Belanovic教授编写-Conversion from signed fixed-point to floating-point representation
div
- 利用Ｖerilog实现定点数的除法，在此基础上可考虑实现定点数的除法-Using Verilog to achieve set division points, on this basis can be considered fixed points of the division to achieve
fix_float
- 该程序的功能是将18位的定点数转换成15位（1，5，9）格式的浮点数，-The program' s function is to set the 18-bit conversion of 15 points (1,5,9) format floating-point,
float_fixnumber
- 将15位（1，5，9）格式的浮点数转换成18位的定点数-To 15 (1,5,9) floating-point format into 18 fixed points
paper-based-on--radar
- 本文基于某制导雷达信号处理机优化改造工程，介绍了该雷达信号处理机的 接收相干处理(CORP)、动目标显示(MTI)的原理、硬件平台、软件设计、调试以及 优化设计方法。文章首先回顾了该信号处理机相关的信号处理方法，包括数字稳 定校正技术(DS功、参差周期滤波、多次相消器的动目标显示等方法的工作原理和 实现方式，并结合项目进行计算机仿真。其次介绍了信号处理机的组成结构，优 化设计思路，主要功能分配。最后重点讨论了信号处理机的各个模块的工程实现 方法以及数字信号处理
alu
- ALU运算器能够完成定点数的加法运算，减法运算-ALU arithmetic unit to complete the addition operation
fft
- 1024点，8位定点数的FFT计算，代码精炼，注释全面值得下载-1024 points, FFT calculation eight fixed-point code refining, comprehensive notes worth downloading
MIPs_caculation
- Verilog 实现的32位 定点数运算器-Verilog Number of 32-bit fixed-point arithmetic unit
signed_add
- 有符号定点数加法运算代码，使用Verilog HDL语言实现(Code writing in Verilog HDL,to solve the problem about signed number calculation.)