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fcout
- 频率计源代码，性能很好，verilog写的，顶层原理图，底层语言写的，效果很好，开发环境为quartus-Cymometer source code, good performance, verilog written by the top diagram, the bottom language was written. good effect, and development environment for quartus
LIGHT
- --author: Suntion Tang --date: 2008-6-7 -- two warning --modify: By Suntion Tang at 2008-6-14 --descr iption: 顶层文件，由于此系统简单， -- 且底层文件不多，故放弃原理图描述，采用VHDL语言描述
FPGA-digital-clock-design
- 运用顶层设计思路设计好各个底层文件（VHDL代码），对各个底层文件进行功能仿真；采用原理图或者文本方法来实现顶层文件的设计，对顶层文件进行功能真仿真。在顶层文件功能仿真正确之后，把顶层文件下载到实验箱的FPGA里边去，验证电路功能是否正确。具体时间用6位数码管来显示，具有整点报时功能. -Designed various underlying file using top level design (VHDL code), on functional simulation of variou
FIFO
- 用verilog实现异步FIFO，代码中有两个模块，使用时注意顶层模块和底层模块，用quartus2即可打开直接使用。-Verilog using Asynchronous FIFO, the code has two modules, when the attention of top-level module and the bottom module, with direct access to open quartus2.
ETH
- 该系统通过顶层模块，调用4底层模块实现。4大模块底层模块为：cpu模块、发送模块、接收模块、mii模块-The system top-level module, called the bottom module 4. 4 large modules underlying module: cpu modules, transmit modules, receiver modules, mii module
SY10
- 本文介绍了乐曲演奏电路的设计与实现中涉及的CPLD／FPGA可编程逻辑控件,开发环境MAX+PLUSⅡ,硬件描述语言HDL以及介绍了在MAX+PLUSⅡ的EDA 软件平台上, 一种基于FPGA 的乐曲发生器的设计方法, 并给出了设计的顶层电路图和底层模块的VHDL（或AHDL）源程序。该设计的正确性已通过硬件实验得到验证。 -The musical performance circuit’s design and implement Abstract: This paper introd
try2
- vhdl与原理图混合的方式进行设计 vhdl语言描述底层模块，再用原理图设计的方法设计顶层原理图文件-vhdl mixed approach with the schematic design vhdl language to describe the bottom of the module, and then designed the schematic design of the top-level schematic file
bijiaoqi
- 比较器，含有仿真波形，是万能的比较器，有底层模块和顶层模块-comparor
i2c
- i2c控制器的两个主要模块的源代码包括顶层程序和底层程序i2c核-i2c controller' s two main modules, program source code, including the top and bottom nuclear program i2c
vhdl
- 该系统通过顶层模块，调用7底层模块实现。7大模块底层模块为：理想信源数据接收模块，理想信源数据缓存模块，LAPS成帧模块，加扰并发送LAPS帧模块，接收LAPS帧并解扰模块，接收LAPS帧数据缓存模块，解帧并发送数据给理想信源模块。另，还有一个fifo模块，以便两个缓存模块调用。-The system top-level module, called 7, the bottom module. Bottom-7 module module: the ideal source of data re
UARTVHDL
- 异步串口程序的IP核，分层文件编写，包括顶层文件和底层封装文件，VHDL编写-IP core asynchronous serial procedures, hierarchical document preparation, including the top and bottom package file documents, VHDL preparation
ps2
- 除了顶层模块（ps2_key），三个底层模块分别为PS/2传输处理模块(ps2scan)、串口传输模块(my_uart_tx)以及串口波特率选择模块(speed_select)（下面只给出顶层模块和PS/2传输处理模块的verilog代码，串口部分的设计可以参考串口通信设计）。-In addition to top-level module (ps2_key), three low-level modules are PS/2 transmission processing module (ps
daima
- 寄存器组 1. 实验目的 (1)了解通用寄存器组的用途及对CPU的重要性。 (2)掌握通用寄存器组的设计方法。 2. 实验要求 设计一个通用寄存器组，满足以下要求： (1)通用寄存器组中有4个16位的寄存器。 (2)当复位信号reset=0时，将通用寄存器组中的4个寄存器清零。 (3)通用寄存器组中有1个写入端口，当DRWr=1时，在时钟clk的上升沿将数据总线上的数据写入DR[1..0]指定的寄存器。 (4)通用寄存器组中有两个读出端口，由控制信IDC控制，
ciphercount
- 一个简单的密码控制的跑表的vhdl代码，6位数码管显示，有顶层文件和底层文件，当密码为：00001111时，为加计数；当密码为：11110000时，为减计数；当密码为：11001100时，停止计数。 -A simple password-controlled stopwatch the vhdl code, 6 digit LED display, a top-level files and the underlying documents, when the password is: 00
electronic-clock
- 数字电子钟是数字电路中的一个经典学习内容。我们选用电子钟作为最后结课项目的目的，是为了学习verilog语言、FPGA的基本知识、由顶层至底层的设计思路。-VHDL source code for electronic clock design to share
sy6
- 数字时钟，整点报时，有校分校时功能，底层用VHDL，顶层原理图-Digital clock, the whole point of time, when a school campus functions, the bottom with VHDL, top-level schematic
LIBRARY-IEEE
- 底层文件2：h_subber.VHD实现一位半减器 顶层文件：f_subber.VHD实现一位全减器 -The underlying file 2: h_subber.VHD-to achieve a half- Top-level file: f_subber.VHD the realization of a full subtracter
atop
- 该程序可以测量外部频率的频率计电路，包含顶层模块，和底层模块。-The program can measure the frequency of the external frequency meter circuit, including the top-level module and bottom module.
lcd_system
- LCD显示工程，其中包含了顶层文件和各个底层文件-LCD display project, which contains the top-level document and all underlying file
4weiquanjiaqi
- 4位全加器由3个模块构成。首先，通过实例引用基本门级元件xor、and定义底层的半加器模块halfadder，接着实例引用两个半加器模块halfadder和一个基本或门元件or组合成为全加器模块fulladder，最后实例引用4个1位的全加器模块fulladder构成4位全加器的顶层模块-4 full adder by the three modules. First, the basic gate-level component instance references xor, and def