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搜索资源列表

  1. sim.rar

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  2. 通用的循环码编码器和（7,4）循环码译码器。采用VERILOG HDL编写，通过硬件验证。需使用modelsim 5.6仿真,Common cyclic code encoder and (7,4) cyclic code decoder. VERILOG HDL preparation used by the hardware verification. Need to use simulation modelsim 5.6

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2014-05-23
    • 文件大小：34153
    • 提供者：来来

  1. ViterbiFPGA

    0下载：
  2. 探讨了CDMA 数字移动通信中的差错控制问题, 研究用约束度K = 9 的卷积编码 和最大似然V iterbi 译码的差错控制方案. 在V iterbi 译码算法中, 提出了原位运算度量、保 存路径转移过程和循环存取幸存路径等方法, 能有效地减少存储量、降低功耗, 使得K = 9 的V iterbi 译码算法可在以单片XC4010 FPGA 为主的器件上实现, 其性能指标符合CD2 MA 数字移动通信IS 95 标准要求. 文中给出了实测的算法性能, 讨论了FPGA 具体实现

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-31
    • 文件大小：366845
    • 提供者：tsincons

  1. UHF-RFID-CRC

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  2. 本文首先研究了IsO／IECl8000．6标准中A、B两类短程通讯的前向链路与返回 链路的数据编码方式，对(FMO)双相间隔编码、(PIE)脉冲间隔编码、曼切斯特码 的编解码方式和技术参数进行了深入的分析，并利用FPGA实验平台对这三种编 码的编、解码电路进行了设计和仿真。然后对UHF RFID系统的差错控制技术原理 进行了探讨，重点研究了ISo／IECl8000．6标准中采用的数据保护与校验技术，即 循环冗余校验(CRC)技术。分析了基于线性反馈移位寄存器(LFSR)实现C

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-05-16
    • 文件大小：4366124
    • 提供者：HY jian

  1. cyclecoder_decoder

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  2. (7,4)循环码的verilog编码程序，（7，4）循环码的verilog译码程序-(7,4) cyclic code Verilog coding procedures, (7,4) cyclic code the verilog decoding procedure

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-11
    • 文件大小：605
    • 提供者：徐航

  1. Verilog的135个经典设计实例

    1下载：
  2. Verilog的135个经典设计实例，部分摘录如下：【例 9.23】可变模加法/减法计数器【例 11.7】自动售饮料机【例 11.6】“梁祝”乐曲演奏电路【例 11.5】交通灯控制器【例 11.2】4 位数字频率计控制模块【例 11.1】数字跑表【例 9.26】256×16 RAM 块【例 9.27】4 位串并转换器【例 11.8】多功能数字钟【例 11.9】电话计费器程序【例 12.13】CRC 编码【例 12.12】（7，4）循环码纠错译码器【例 12.10】（7，4）线性分组码译码器【例

  3. 所属分类：VHDL/FPGA/Verilog

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