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EDA
- 里面是一个FIR滤波器的设计报告 里面有具体的 代码 等等 加法器 乘法器 见发起 等等 承平
EDAreport
- 用VHDL实现秒表功能,即使时间为60分钟,实验报告格式,代码在文档最后。仿真软件使用quartus2-Using VHDL stopwatch function, even if the time is 60 minutes, the test report form, the code at the end of the document. Simulation software use quartus2
trafficled
- 数字电路的交通灯设计,具有主道和旁道两个不同时间的控制处理,使用vhdl语言编译,附有完整的报告及代码,我没有对我的信息进行删除,是希望大家能够诚实的利用这个代码,提高自身本领。-Digital circuit design of a traffic light with a main road and bypass roads are two different time control processing, using vhdl language compiler, with full r
ALU
- 这个是我的数字电路设计报告,利用了vhdl语言制作了一个n位的可配置alu器件,实现了一些基本的功能,附有完整的报告及代码,我没有对我的信息进行删除,是希望大家能够诚实的利用这个代码,提高自身本领。-This is my digital circuit design report, using the vhdl language produced an n-bit alu device can be configured to achieve some basic functions, with
fir
- 数字电路设计中的,fir滤波器设计,我做的是8位宽的,利用vhdl实现,附带了完整的代码,报告,我没有对我的信息进行删除,是希望大家能够诚实的利用这个代码,提高自身本领。-Digital circuit design, fir filter design, I am doing is 8 bits wide, using vhdl implementation, with a complete code, the report, I did not delete my information i
64pointFFTR2MDC
- 该工程实现了一个64点DIF FFT,verilog编写,采用R2MDC结构,通过Modelsim功能仿真,压缩包里有rtl代码,dc脚本,输出报告。-The project implements a 64-point DIF FFT, verilog compiled by R2MDC structure, through the Modelsim functional simulation, compression bag with rtl code, dc scr ipt, the out
4x4_bits_Booth_Algorithm
- Verilog写的booth算法,是微机原理的基本算法,对Verilog的入门有帮助,包含代码和报告-Booth algorithm written in Verilog is the basic principle of computer algorithms, Verilog entry helpful, the report contains the code and
conv_enc
- 该程序文档是用verilog实现卷积码的编码和解码,报告中从原理进行详细的分析,代码程序也有详细的备注-The program document is to achieve convolutional code with verilog coding and decoding, the report analysises the principle ,the code also has a detailed program note.
multiply
- 实验报告中完成以下功能:在maxplus2 环境下,完成4bit × 4bit 运算功能,并模拟显示出相关内容,设计动态扫描显示电路,显示两位字符,以便用在4bit × 4bit运算中。 (附源程序代码)-multiplay under maxplus2,use VHDL
SIGNAL
- 函数信号发生器的VHDL实现!绝对原创,内含报告和代码!是正在学习数字电路的同学必备!-Function generator of VHDL! Absolutely original, containing reports and code! The students are learning digital circuits necessary! ~ ~
tanchishe
- 数字电路与逻辑设计综合实验,贪吃蛇游戏机的实验报告。本实验是用通过VHDL的代码编写,然后下载到EPM7128数字逻辑实验开发板上,用点阵显示老鼠,蛇,以及墙,用数码管显示倒计时以及得分的情况。最终实现老鼠的随机出现,蛇的移动以及吃老鼠得分,撞墙或触边即死。-Digital circuit and logic design experiment, experimental report of the Snake game consoles
traffic-light-design-report
- 交通灯实验报告,内含代码以及详细介绍,容易实现以及理解-The traffic lights experiment report, contains the code and detailed introduction
LCD
- EDA课程设计代码,实现了在FPGA的LCD屏幕上显示所要求显示的图片信息,还包括实验报告-Make pictures shown on a LCD screen ,in verilog
Convolution-report
- 卷积码编解码器实现报告 包括 目的 要求 内容 代码 总结等-Convolutional encoding and decoding the report, including the purpose of the request content code summary
DataCycle
- 一个计算机原理课程设计的作业,5级流水线CPU,指令集到代码均为自己设计,有最终报告文档,组建说明,并行除法,16位字长,定长指令,Verilog源代码,顶层设计图。结构简单,冲突解决方式也很简单,代码量小。-cpu cpu cpu cpu cpu cpu cpu cpu
PipelineSim
- 一个计算机原理课程设计的作业,5级流水线CPU,指令集到代码均为自己设计,有最终报告文档,组建说明,并行除法,16位字长,定长指令,Verilog源代码,顶层设计图。结构简单,冲突解决方式也很简单,代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
PIPELINE
- 一个计算机原理课程设计的作业,5级流水线CPU,指令集到代码均为自己设计,有最终报告文档,组建说明,并行除法,16位字长,定长指令,Verilog源代码,顶层设计图。结构简单,冲突解决方式也很简单,代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
PipelineCPU
- 一个计算机原理课程设计的作业,5级流水线CPU,指令集到代码均为自己设计,有最终报告文档,组建说明,并行除法,16位字长,定长指令,Verilog源代码,顶层设计图。结构简单,冲突解决方式也很简单,代码量小。-A computer theory course design work, five pipelined CPU, instruction set to the code are design, the final report documents the formation of par
VHDL-music-generator-report-code
- VHDL实现音乐发生器,并进行FPGA验证!报告中含有各模块详细代码,和仿真波形!-VHDL music generator and FPGA verification! The report contains a detailed code of each module, and the simulation waveform!
数字基带信号的传输码型发生器设计实验报告
- vhdl语言,数字基带信号的传输码型发生器设计,附代码