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vhdl_led
- 7 段数码管实验（包括两个实验） ７段数码管测试实验１：以动态扫描方式在８位数码管“同时”显示０—7，-seven of the digital control experiments (including two experimental), the digital control of a Test : Dynamic scanning approach to the eight digital control "at the same time" show 0 -7
pingche
- 简易数字频率计，数码管显示，VHDL语言-simple digital frequency meter, digital control, VHDL
segdisp
- 数码管显示有片选 模块 四输入，与其他模块相连即可使用-digital film of the election showed that four input modules, and other modules can be linked to the use of
Verilogshumaguan
- 基于Verilog的数码管模拟扫描程序，分为两种显示方式，一种是数码管逐个显示，另一个是所有数码管一起显示。
segment1
- 四位静态数码管控制器，含详细的中文注释，ＶＥＲＩＬＯＴ源码．
segment2
- 四位动态刷新数码管显示，ＶＥＲＩＬＯＧ代码，含详细的中文注释．
six_smg2
- 六个数码码动态扫描接口程序，用VERILOG语言编写的
seg
- 7段数码管显示的VHDL语言，适合初学者用，相当不错的
traffic
- xilinx完成一个模拟的十字路口交通信号灯，主干道上的绿灯时间为30s，支干道的绿灯时间为30s，且交通灯从绿变红时，有6s黄灯亮的时间间隔。当然每种状态的倒计时的时间值应显示到LED数码管上。
fosc
- xilinx实现4位频率计，可测量从1HZ到9999HZ的频率信号，并将被测的信号频率输出显示到实验仪的数码管上。
verilog1
- 基于FPGA的多功能数字钟Verilog设计2007-06-17 21:06基本功能： 1．具有时、分、秒计数显示功能（6位数码管构成），以24小时循环为计时基准。 2. 具有调节小时、分钟的功能。 3．具有整点报时功能，整点报时的同时数码管显示闪烁提示。
VHDLdesign
- EDA课程设计，包含源码和文档说明，实现秒表计数和闹钟功能，使用VHDL语言编写 已完成功能 1. 完成时／分／秒的依次显示并正确计数，利用六位数码管显示； 2. 时／分／秒各段个位满10正确进位，秒／分能做到满60向前进位，有系统时间清零功能； 3. 定时器：实现整点报时，通过扬声器发出高低报时声音； 4. 时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／时钟进行调整； 5. 闹钟：实现分/时闹钟设置，在时钟到达设定时间时通过扬声器响铃。有静音模式
VerilogHDL_counter
- 采用Verilog HDL语言编写的数字频率计，被测波形分别为方波、三角波和正弦波；采用6个数码管显示结果，三档量程可调，工程价值很高，
lockvhdl
- Ve一个简单的数字电子密码锁，密码为4 位。 功能 密码输入：每按下一个键，要求在数码管上显示，并依次左移； 密码清除：清除密码输入，并将输入置为”0000”；密码修改：将当前输入设为新的密码；上锁和开锁.
rs232
- 串行通信实验，设置波特率为9600或19200。在计算机断电的情况下，将实验板的串行接口线接到计算机的RS232接口上，计算机通过RS232接口向实验板发送数据，实验板应该能够正确接收到这些数据，并且将接收到的数据显示到实验板的数码管上；当按下实验板的按键时，将接收到的数据正确地发给计算机。
verilog9999
- Verilog 实现9999计数，内有分频模块，计数模块，译码，动态显示扫描等，用数码显示，
7vhdl
- 16 进制段位数码译码扫描显示，用VHDL编写计数器并完成计数显示
shuzixitongshiyan
- 这个给QuartusII初学者用的，里面很清楚的通过几个例子来告诉怎么运用QuartusII． 实验1：Quartus入门 实验2：简单的组合逻辑电路设计 实验3：七段数码管显示 实验4：BCD码显示及运 实验5：触发器和计数器 实验6：存储器的设计 实验7：基于DE2 的SOPC系统开发附录：
judgedisplay
- FPGA驱动数码管，本人编写的vhdl源程序，QUARTUS II调试成功
clock
- 这是一个实现时分秒的时钟功能的源码，采用vhdl语言编写，已写好led驱动，可直接在数码管上显示