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搜索资源列表

  1. traffic_1112

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  2. 一个交通灯的vhdl语言实现 用 VC的  1.在指定的文件夹内查找某个文件      2.获取系统文件夹的路径, 要求显示windows system temp 当前目录的路径 C语言  跳马问题:在5*5的棋盘上,以编号为1的点出发,按日只跳马,要求不重复地跳所有位置,求出符合规则所有跳马的方案     1  6  15  10  21     14 9  20  5   16     19 2  7   22  11     8  13 24  17  4     25 18 3   12
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.37kb
    • 提供者:小三
  1. dds5.0

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  2. DDS电源设计,使用时须将SIN_ROM.VHD中的LPM_FILE修改为个人MIF文件的路径,本套程序中包含多个MIF文件,注意选用合适的文件。-DDS power supply design, use of LPM_FILE SIN_ROM.VHD shall modify the path for personal MIF file, this set of procedures in multiple MIF files, pay attention to choose the appr
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:335.66kb
    • 提供者:daniel
  1. quartus10.0-crack

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  2. quartus10.0破解文件#用于Quartus II 10.0 : #将sys_cpt.dll覆盖掉安装目录即可。 #把license.dat里的XXXXXXXXXXXX 用您老的网卡号替换(在Quartus II 10的Tools菜单下选择License Setup,下面就有NIC ID)。 #在Quartus II 10的Tools菜单下选择License Setup,然后选择License file,最后点击OK。 #注意:license文件存放
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-24
    • 文件大小:328kb
    • 提供者:geyunda
  1. matlab-gmsk

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  2. 基于matlab和vhdl的通信原理gmsk调制算法,主要包括GMSK相位路径的计算,GMSK眼图的仿真以验证相位计算的正确性,正余弦表的量化及bin文件的生成,以及用VHDL硬件语言所描述的基于EPM7128的地址逻辑.-Matlab and vhdl based on the principle gmsk Modulation of communication, including GMSK phase path calculation, GMSK eye diagrams of the s
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:450.12kb
    • 提供者:zenpging
  1. exp_micro_s

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  2. 自己在QuartusII9.1及Modelsim新版本中完成的microsequencer实例的工程文件。 1.echo uart,接收rx_data,再回复! 2.运行时请注意完整路径: D:\EXP\EXP_SOPCbuilder\exp_micro_s 3.UART数据输入问题? 3.1 MODELSIM中w完信号后,run/restart一次。 3.2 设置clock=20ns。 3.3 命令行中输入uart_drive调出uart_
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-17
    • 文件大小:4.81mb
    • 提供者:zh
  1. Critical-path-approach

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  2. 关于逻辑综合中对关键路径处理方法的研究的文件-Critical path in the logic synthesis approach for the study
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:64.39kb
    • 提供者:袁桂毅
  1. IP_COE_Abs2Rel

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  2. 编程辅助软件,将Xilinx ISE 14.x IP核含有的COE文件从绝对路径改成相对路径-Progrmming assisting software, Xilinx ISE 14.x IP core have COE file absolute path change into relative path
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:16.91kb
    • 提供者:ricyn
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