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搜索资源列表

  1. second&clk

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  2. 开发系统上采用的时钟信号的频率是20MHz,可分别设计计数器对其计数,包括计秒、分、小时、日、周、月以及年等。在每一级上显示输出,这样就构成了一个电子日历和时钟的模型。为了可以随意调整计数值,还应包含设定计数初值的电路
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:328.8kb
    • 提供者:huhu
  1. calendar_clock

    0下载:
  2. 用verlog HDL写的电子日历,可以显示年,月,日和时间,具有闹铃的功能-using HDL to write electronic calendar, it shows the year, month, day and time, with alarm function
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.7mb
    • 提供者:zz
  1. eclock

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  2. MAXPULS II 下VHDL实现多功能电子钟的源代码,包括时钟,秒表,日历等多种功能-MAXPULS II under VHDL multifunctional electronic clock source code, including the clock, stopwatch, multiple functions such as calendar
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3kb
    • 提供者:余远恒
  1. Verilogdianzirili

    0下载:
  2. 基于Verilog 的电子日历与电子时钟程序,可以进行调日期、星期、时间的分钟与小时,通过几种模式来显示日历与时间。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2.97kb
    • 提供者:iqpler
  1. zzs4

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  2. 用verilog实现的电子日历程序,在Quartus II上编译通过并成功实现
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-17
    • 文件大小:647.32kb
    • 提供者:张兵
  1. watch

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  2. 用FPGA实现带马表日历的电子表,verilog代码。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3.62kb
    • 提供者:nothing
  1. clock

    0下载:
  2. 两个按键控制校时的VHDL时钟源码,带定时闹钟和日历功能
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2.04kb
    • 提供者:liu
  1. BCDclock

    0下载:
  2. 基于bcd码校时的数字钟,带闹钟,正点报时,和日历功能
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2.41kb
    • 提供者:liu
  1. clock

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  2. 用vhdl设计实现的多功能电子钟,可有日历,闹钟,修改等多种功能
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.45mb
    • 提供者:fana
  1. multifunction_clk

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  2. 多功能数字钟,实现了计时、校分、闹钟、日历等功能,已通过仿真验证-Multifunction digital clock, to achieve the timing, the school points, alarm clock, calendar and other functions, has been verified by simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.22mb
    • 提供者:王婷
  1. 89c51

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  2. 利用AT89C51实现LCD日历电子钟源码-AT89C51 realization of the use of electronic LCD calendar clock source
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:781.86kb
    • 提供者:whqx
  1. canlender_clock

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  2. verilogHDL实现的数字日历 在DE2上实现-the number of calendar verilogHDL to achieve the realization of the DE2
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2.73mb
    • 提供者:xuekui
  1. date_years

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  2. 日历系统和测试程序,主要通过年份和月份判断每个月有多少天。比较简陋-Calendar systems and testing procedures, mainly through the year and month to check how many days each month. Rather crude
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:113.54kb
    • 提供者:wlj
  1. shuziluji

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  2. 纯VHDL文件 拥有闹铃 整点报时 日历 使用方法(打开文件shizhong.gdf文件编译即可(本人使用maxplus-Pure VHDL files have calendar alarm whole hour to use (you can open the file shizhong.gdf file compilation (I use maxplus))
  3. 所属分类:VHDL编程

    • 发布日期:2014-03-18
    • 文件大小:576.8kb
    • 提供者:虫子
  1. canlender_clock

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  2. 电子日历的设计源代码 verilog程序设计 通过仿真-The design of electronic calendar program design verilog source code simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-12
    • 文件大小:2.73mb
    • 提供者:断桥
  1. Verilog

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  2. 用verilog实现的电子日历程序,在Quartus II上编译通过-Implemented using verilog electronic calendar program, compiled by the Quartus II
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.66kb
    • 提供者:断桥
  1. calendar

    0下载:
  2. 一个简单的日历子系统,有闰月检查,非常简单-A simple calendar subsystem
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:545byte
    • 提供者:绿竹小子
  1. rili

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  2. 电子日历 vhdl版 采用VHDL语言编写的万年历程序 电子日历 vhdl版 -Vhdl electronic calendar using VHDL language version of the calendar program calendar vhdl electronic version
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-25
    • 文件大小:7.84mb
    • 提供者:shinlidongdong
  1. EDA

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  2. 基于FPGA的日历,在现实中测试成功,希望对大家有用。-FPGA-based calendar, in reality the test is successful, we hope to be useful.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:16.05kb
    • 提供者:颜统经
  1. Calendar

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  2. ① 用EDA实训仪的I/O设备和PLD芯片实现数字日历的设计。 ② 数字日历能够显示年、月、日、时、分和秒。 ③ 用EDA实训仪上的8只八段数码管分两屏分别显示年、月、日和时、分、秒,即在一定时间段内显示年、月、日(如20080101),然后在另一时间段内显示时、分、秒(如00123625),两个时间段能自动倒换。 ④ 数字日历具有复位和校准年、月、日、时、分、秒的按钮,但校年和校时同用一个按钮,即在显示年、月、日时用此按钮校年,在显示时、分、秒时则用此按钮校时,依此类推。-① T
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-17
    • 文件大小:4.76mb
    • 提供者:wtm_dxyb
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