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hanming_HDL
- 汉明码编解码的两个例程，作为单元模块分别调入所开发系统-codec of two routines, as modules were transferred by the Development System
T2_USB_IN
- 我买的红色飓风FPGA,EP1C6开发板的配套USBA实验例程 use输入模块的程序
T3_USB_OUT
- 我买的红色飓风FPGA,EP1C6开发板的配套USBA实验例程 use输出模块的程序
S4_LCD_V
- 我买的红色飓风FPGA,EP1C6开发板的配套USBA实验例程 LCD模块的程序
S6_VGA
- 我买的红色飓风FPGA,EP1C6开发板的配套USBA实验例程 VGA模块的程序
MAX_II_using_the_example_of_the_UFM_block
- BJ-EPM240V2实验例程以及说明文档实验之十四MAX II的UFM模块使用实例-BJ-EPM240V2 experimental test routines as well as documentation of the MAX II 14 UFM module uses examples
niosII_cyclone_1c20
- IIR、F FT各模块程序设计例程，可做为IP使用，初学者很有用-IIR, FIR, FFT modular design of the routines can be used as IP use, useful for beginners
vhdlExamples
- VHDL 设计模块 例程 若干个 -several examples of VHDL design~~~~~~~~~~~
socdesignandtest
- SoC是系统级集成，将构成一个系统的软/硬件集成在一个单一的IC芯片里，它一般包含片上总线、MPU核、SDRAM/DRAM、FLASH ROM、DSP、A/D、D/A、RTOS内核、网络协议栈、嵌入式实时应用程序等模块，同时，它也具有外部接口，如外部总线接口和I/O端口。通常，SoC中包含的一些模块是经过预先设计的系统宏单元部件（Macrocell）或核（Cores） ，或者例程（Routines），称为IP模块，这些模块都是可配置的，因此，基于SoC的设计方法学也称为基于IP的嵌入式系统设计
F2808Drivers
- F2808各模块驱动例程，包括SCI、SPI、PWM、I2C、ECAN-F2808 each module driver routines, including SCI, SPI, the PWM, I2C, ECAN and
DE2_mt9m111-
- DE2_mt9m111例程 视频图像采集模块-DE2_mt9m111 routine video image acquisition module
I2C_EEPROM
- 1. 本测试是夏宇闻 verilog数字系统设计教程，中的例程。 2. 编译环境Quartusii 3. 仿真环境Modelsim se 6.5d 4. 可综合部分已经经过quartus 验证正确 5. 仿真部分通过将I2C模块与一个EEPROM模型组合，通过时序仿真-EEPROM_I2C Verilog
SD_Card
- sdhc卡spi扇区读verilog例程。包含sdhc卡初始化模块及一个扇区读模块，扇区读完数据放在一个fifo中缓存，为之后的工作做准备，可以集成到自己的项目中。已经在闪迪8Gsdhc卡上亲测成功-sdhc card sector read spi verilog routine. Initialization module and a read module contains sdhc card sector, the sector read data in a cache fifo in
uart
- 本例程是用verilog硬件描述语言在quaryusII环境下开发的串口通信模块，分为发送模块，接受模块和波特率产生模块。-This routine is verilog hardware descr iption language development environment under quartus II serial communication module, divided into send module, receive module and baud rate generato
class_experiment_elective_5
- 写了一个常用的楼梯灯的例程，楼下到楼上依次有 3 个感应灯：灯 1、灯 2、灯 3。当行人上下楼梯时，各个灯感应到后自 动点亮，若在 8s 内感应信号消失，则点亮 8s，若感应信号存在时间超过 8s，则感应信号消 失 4s 后灯自动关闭。 任务 1：做出如上逻辑电路设计并仿真； 任务 2：考虑去抖，对于感应信号到达存在毛刺(小于 0.5s)，设计逻辑并剔出。 任务 3：若为节约能源，下一个灯点亮的同时将自动关闭上一个灯，做出如上逻辑设计并仿 真（仅考虑一个人的情况）； 任务 4：考
Verilog的135个经典设计实例
- Verilog的135个经典设计实例，部分摘录如下：【例 9.23】可变模加法/减法计数器【例 11.7】自动售饮料机【例 11.6】“梁祝”乐曲演奏电路【例 11.5】交通灯控制器【例 11.2】4 位数字频率计控制模块【例 11.1】数字跑表【例 9.26】256×16 RAM 块【例 9.27】4 位串并转换器【例 11.8】多功能数字钟【例 11.9】电话计费器程序【例 12.13】CRC 编码【例 12.12】（7，4）循环码纠错译码器【例 12.10】（7，4）线性分组码译码器【例
4-ADC模块
- ADC模块例程 适用于飞思卡尔电磁循迹小车等智能小车(ADC module routine is suitable for intelligent cars such as Freescale electromagnetic tracking car.)