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脉冲记时CPLD
- 工作原理： 脉冲输入，记录30个脉冲的间隔时间（总时间），LED显示出来，牵涉到数码管的轮流点亮，以及LED的码。输入端口一定要用个 74LS14整一下，图上没有。数码管使用共阴数码管。MAXPLUS编译。 测试时将光电门的信号端一块连接到J2口的第三管脚，同时第一管脚为地，应该与光电门的地连接（共地）。 开始测试： 按下按键，应该可以见到LED被点亮，指示可以开始转动转动惯量盘，等遮光片遮挡30次光电门后， LED熄灭，数码管有数字显示，此为时间值，单位为秒，与智
Exp4-Clock
- 数字计时器，使用VHDL语言编写，使用数码管显示，精确到ms-digital timer, the use of VHDL development, the use of digital control, the precision of the ms
D0324stimer
- 篮球24s计时器，元器件简单，功能复杂。满足小型计时需要。
minusself23to0
- verilog描述 23：59：59-00：00：00自减计时器 按set键，进入设置，依次是反向计时，小时，分钟，秒设置，然后有进入反向计时， 在方向计时状态，按timmer键，进入计时，在计时状态，按timmer可以暂停和计时切换， 暂停状态，按ADJ,直接清零，设置状态按timmer键或是60秒无外部输入信号，退出设置状态
daima.用VHDL语言设计一个数字秒表
- 用VHDL语言设计一个数字秒表： 1、 秒表的计时范围是0秒~59分59.99秒，显示的最长时间为59分59秒。 2、 计时精度为10MS。 3、 复位开关可以随时使用，按下一次复位开关，计时器清零。 4、 具有开始/停止功能，按一下开关，计时器开始计时，再按一下，停止计时。系统设计分为几大部分，包括控制模块、时基分频模块、计时模块和显示模块等。其中，计时模块有分为六进制和十进制计时器。计时是对标准时钟脉冲计数。计数器由四个十进制计数器和两个六进制计数器构成，其中毫秒位、十毫秒位、秒位和
lanqiu24s8
- 篮球24s计时。计时器递减计数到零时，数码显示器显示‘0’并停止，同时发出报警信号-basketball 24 seconds
qiangdaqi
- 使用vhdl语言设计的一个四人参加的智力竞赛抢答计时器。当有某一参赛者首先按下抢答开关时，响应显示灯亮并伴有声响，此时抢答器不再接受其他输入信号。电路具有回答问题时间控制功能。要求回答问题时间小于100s（显示为0—99），时间显示采用倒计时方式。当达到限定时间时，的发出声响以示警告。 -Using VHDL language design four people to participate in the quiz answer in the timer. When a participa
FPGA_Clk
- 基于Cyclone EP1C6240C8 FPGA的时钟产生模块。主要用于为FPGA系统其他模块产生时钟信号。采用verilog编写。 使用计时器的方式产生时钟波形。 提供对于FPGA时钟的偶数分频、奇数分频、始终脉冲宽度等功能。-Based on Cyclone EP1C6240C8 FPGA' s clock generator module. Is mainly used for the FPGA system clock signal generated in other
lanqiujishiqi
- 这是篮球计时器，vhdl源代码，包括12min倒计时，24sec倒计时-basketball game time paly.including 12min，24sec……
a8254
- 自己编写的8254计数器／计时器，实现了所有的６种模式，和大家一起分享。-I have written 8254 counter/timer, realize all the six kinds of patterns, and the U.S. share.
100vhdl
- VHDL常用实例，适合初学者，有计时器等常用例子-Common examples of VHDL, suitable for beginners, there are examples of commonly used timer, etc.
jsq
- 本程序为24小时计时器，稳定无误差。简单好用，是Verilog HDL语言初学者的指引。-This procedure for 24-hour timer, stable error-free. Easy-to-use, is the Verilog HDL language beginners guide.
61EDA_D408
- 跑表计时器 用xilinx里的各种软件都实现了一遍-Stopwatch timer with Xilinx
divider
- 用VHDL实现了一个计时器，在SPANTAN3E上验证通过-VHDL, implements a timer, in the SPANTAN3E verified by the
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- 调用总共四个计数器（两个六进制，两个十进制，六进制计数器可由实验五的程序做简单修改而成）串起来构成异步计数器，计数器的值，通过实验九串行扫描输出。用1Hz连续脉冲作为输入，这样就构成一个简单的1h计时器。带一个清零端。 输入：连续脉冲，逻辑开关；输出：七段LED。 -Called a total of four counters (two six-band, two decimal, hexadecimal counter by six experimental procedure
Timer_sigtap
- 用Verilog HDL语言写一个计时器。其实就是在计数器的时钟输入端输入一个固定频率的时钟-Verilog HDL language used to write a timer. Is actually counter clock input of a fixed frequency clock input
program
- 1/100s计时器的FPGA实现，本设计的计时器能实现显示最长计时时间为1分59.99秒，且精度大于1/100s，计时器能显示1/100s的时间.-1/100s timer FPGA, the design of the timer to achieve the longest time show time of 1 minutes, 59.99 seconds, and the precision is greater than 1/100s, 1/100s timer can display
13_smg_interface_demo
- 计时器，并使用数码管来显示。计数程序产生一个６位的十进制的计数器，个位的计数为 100ms, 个位计到９进位，所以十位的计数为１s, 百位为 10s, 依次类推(A timer, and a digital tube to display.The counting program produces a 6 bit decimal counter, the number of bits is 100ms, the bit is 9, so the count of the ten bits is
control_tube
- 定义LX6系列针脚，并实现计时器，最大可以数到60min，局限于只有四个tube(Define the LX6 series pin and implement the timer,)
counter
- 基于fpga的倒计时器。 可实现6位数的倒计时，通过按键设置初始值，倒计时结束提醒等功能(An inverted timer based on FPGA)