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搜索资源列表

  1. stop_watch

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  2. 采用Quartus2编写的电子秒表电路 实现计时、暂停等功能
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:341.18kb
    • 提供者:gz208
  1. clock

    0下载:
  2. 数字秒表的设计,reset为归零设置,start为重新计时设置
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:302.18kb
    • 提供者:zhang
  1. watch

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  2. 一个用VHDL编程基于CPLD的EDA实验板开发可以实现顺计时和倒计时的秒表。要求计时的范围为00.0S~99.9S,用三位数码管显示。 (1) 倒计时:通过小键盘可以实现设定计时时间(以秒为单位,最大计时时间为99.9秒)。通过键盘实现计时开始、计时结束。当所设定的倒计时间到达00.0S后,自动停止倒计时,同时响铃。 (2) 顺计时:初始值为00.0S,通过键盘实现开始计时和结束计时功能。计时结束后,显示记录的时间。 (3) 用三个发光二极管正确显示以下状态:倒计时状态、顺计时状态
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:403.21kb
    • 提供者:YUJIAN.XU
  1. dianzishezhong

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  2. 电子时钟 EDA 基本要求: 24小时计数显示; 具有校时功能(时,分) 附加要求 1、秒表功能(复位,计时
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2.85kb
    • 提供者:Jaman
  1. 用VHDL实现秒表功能

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  2. MEI SM
  3. 所属分类:VHDL编程

  1. daima.用VHDL语言设计一个数字秒表

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  2. 用VHDL语言设计一个数字秒表: 1、 秒表的计时范围是0秒~59分59.99秒,显示的最长时间为59分59秒。 2、 计时精度为10MS。 3、 复位开关可以随时使用,按下一次复位开关,计时器清零。 4、 具有开始/停止功能,按一下开关,计时器开始计时,再按一下,停止计时。系统设计分为几大部分,包括控制模块、时基分频模块、计时模块和显示模块等。其中,计时模块有分为六进制和十进制计时器。计时是对标准时钟脉冲计数。计数器由四个十进制计数器和两个六进制计数器构成,其中毫秒位、十毫秒位、秒位和
  3. 所属分类:VHDL编程

    • 发布日期:2016-01-26
    • 文件大小:4.66kb
    • 提供者:SAM
  1. stopwatch.rar

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  2. 秒表可计时,用VHDL编译的源代码,从0.1到60秒计时,解压后直接用Quartus打开project即可,Stopwatch timer can be used to compile the VHDL source code, from 0.1 to 60 seconds from time, after extracting the direct use of Quartus can open the project
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:564.46kb
    • 提供者:xie
  1. stopwatch

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  2. 基于Xilinx Spartan3E的秒表,能实现计时两次的功能-Based on the Xilinx Spartan3E stopwatch, time to achieve the functions of the two
  3. 所属分类:VHDL编程

    • 发布日期:2017-05-26
    • 文件大小:913.97kb
    • 提供者:darkblue
  1. stopwatch

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  2. 此程序实现计时秒表功能,时钟显示范围00.00~99.99秒,分辨度:0.01秒 采用PIC16F877单片机,6位数码管显示 开发平台:MPLAB IDE v8.30 类型:工程文件(内有C源码),已验证通过-This program achieved stopwatch function, clock display range 00.00 to 99.99 seconds Resolution: 0.01 seconds using PIC16F877 microcontro
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-03-06
    • 文件大小:30kb
    • 提供者:jiayuan
  1. SHUZIMIAOBIAO

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  2. 秒表的逻辑结构比较简单,它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲,除此之外,整个秒表还需要一个启动信号和一个归零信号,以便能够随时启动及停止。 秒表有六个输出显示,分别为百分之一秒,十分之一秒、秒、十秒、分、十分,所以共有6个计数器与之对应,6个个计数器全为BCD码输出,这样便于同时显示译码器的连接。当计时达60分钟后,蜂鸣器鸣响10声。 -Stopwatch logical structure is
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:6.01kb
    • 提供者:朱书洪
  1. digital_clock

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  2. 实现嵌入式系统的秒表计时,时间显示和闹钟功能-Implementation of embedded systems stopwatch timer, time display and alarm clock function
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:52.98kb
    • 提供者:土山
  1. watch

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  2. 运用VHDL语言编写的秒表程序,能够精确的计时-failed to translate
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-27
    • 文件大小:258.24kb
    • 提供者:awige
  1. stopwatch

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  2. VHDL语言设计的秒表,实现计时功能,实现报时功能,并且通过硬件实验。-VHDL language design stopwatch, timer function of the realization, the realization of time functions, and through hardware experiments.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.57mb
    • 提供者:王蕊
  1. stopwatch

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  2. 基于vhdl的数字秒表,计时精度为1/100秒,最长计时时间为59分59.59秒;设有复位开关、起停开关;验证可用。-On vhdl digital stopwatch, timing accuracy of 1/100 seconds, the longest time time of 59 minutes 59.59 seconds with reset switch, start-stop switches validation is available.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:259.61kb
    • 提供者:ly
  1. Timer

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  2. 假定系统时钟为50MHz,试设计一个电子秒表电路,使其按0.01s 的步长进行计时。该电子秒表具有异步清零和启动/停止计数功能,最大能计到59.99s,并用数码管显示计数值。用发光二极管显示向分钟的进位信号。-Assume that the system clock to 50MHz, the design of an electronic stopwatch test circuit, so the step by 0.01s to time. The electronic stopwatch
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:517.91kb
    • 提供者:邓云鹏
  1. digital_second_clock

    0下载:
  2. 设计一块数字秒表,能够精确反映计时时间,并完成复位、计时功能。-Design a digital stopwatch, the time to accurately reflect the time and complete the reset, timing functions.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:453.92kb
    • 提供者:刘智虎
  1. Electric_clock_design_with_VHDL

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  2. 本次设计的电子钟具有正常计时,时间手动设置,闹钟,秒表四种功能,能够输出24小时制的时间。 电子钟上电reset后,即以默认设置的时间00:00:00开始正常计时,工作模式为计时模式。mode键是工作模式切换键,按照计时—设置—闹钟—秒表四种模式一次切换。在正常计时模式下,按一下mode键切换至设置模式,left和right键用来调整小时或分钟使能被设置,up和down键用来调整时间,调整单位是1;设置好时间后按start_stop键确认(此处使用start_stop键作为ok键使用)。闹钟
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:464.53kb
    • 提供者:
  1. timer

    0下载:
  2. 自己做的计时秒表VHDL语言程序,运行良好,一切俱全。-Own stopwatch VHDL language program, run good, all taste.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-14
    • 文件大小:2.6mb
    • 提供者:danie
  1. aud

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  2. 秒表小炸弹 用秒表做一个计时器,时间一到就会爆炸(stopwatch Make a timer with a stopwatch and explode when the time comes)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-08
    • 文件大小:134kb
    • 提供者:mg420
  1. 秒表

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  2. 基于VHDL语言实现秒表的计时、倒计时的功能。(The function of timing and countdown of the stopwatch based on VHDL language.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-04-18
    • 文件大小:436kb
    • 提供者:水盼
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