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- 调用总共四个计数器(两个六进制,两个十进制,六进制计数器可由实验五的程序做简单修改而成)串起来构成异步计数器,计数器的值,通过实验九串行扫描输出。用1Hz连续脉冲作为输入,这样就构成一个简单的1h计时器。带一个清零端。 输入:连续脉冲,逻辑开关;输出:七段LED。 -Called a total of four counters (two six-band, two decimal, hexadecimal counter by six experimental procedure
secondclock
- 本设计是基于altera公司的ep2s750FPGA芯片的秒表计数器,其中包含六进制计数器和十进制计数器和万分频器等模块。-This design is based on the company s ep2s750FPGA altera stopwatch counter chip, which contains six binary counter and decimal counter and 10,000 divider modules.
answermachine5
- 这次设计的抢答器主要四部分组成,由优先编码器,寄存器和译码器组成的抢答电路,十进制计数器组成的倒计时电路,555定时器组成的秒脉冲发生器,十六进制计数器组成的计数器。-The design of the Responder mainly of four parts, by the priority encoder, register, and the composition of the answer in the decoder circuit, consisting of decimal c
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- 模为24进制计数器的VHDL语言代码,开发环境可以是Quartus 2软件-24 binary counter module VHDL language code, development environment, Quartus 2 software can be
2010011022
- 在电子领域内,频率是一种最基本的参数,并与其他许多电参量的测量方案和测量结果都有着十分密切的关系。由于频率信号抗干扰能力强、易于传输,可以获得较高的测量精度。因此,频率的测量就显得尤为重要,测频方法的研究越来越受到重视。 频率计作为测量仪器的一种,常称为电子计数器,它的基本功能是测量信号的频率和周期频率计的应用范围很广,它不仅应用于一般的简单仪器测量,而且还广泛应用于教学、科研、高精度仪器测量、工业控制等其它领域。在数字电路中,数字频率计属于时序电路,它主要由具有记忆功能的触发器构成。在
Counter
- 计数器 QuartusⅡ 10进制计数器 CLKIN为时钟输入端,CLR为清零端,Y[3..0]为四位二进制输出(BCD 码形式),CLKOUT为10进制计数器进位输出端 -Counter
example3
- 加/减法计数器:本程序实现的是一个加/减8进制计数器-Add/down counter: The program implementation is a plus/minus 8 binary counter
counter100
- VHDL语言 FPGA 一百进制计数器 元件例化方法-VHDL, FPGA hundred cases of binary counter element method
count
- 吉大短学期CPLD实习程序 可逆10 进制计数器,用1 位拨码开关进行加减控制:输入为0 时进行加计数,当输入为1 时进行减计数;用1 位拨码开关进行同步清零控制:输入为0 时清零,输入为1时正常计数。计数结果用数码管显示-Chittagong short term internship program CPLD reversible binary counter 10, with an addition and subtraction DIP switch control: when th
10-binary-counter
- 使用verilog实现10进制计数器功能,可以实现Quartus仿真,含任意进制计数器程序-10 binary counter using verilog implementation function, can realize Quartus simulation program with an arbitrary binary counter
digital-clock
- 数字钟是计时仪器,它的功能大家都很熟悉。本实验对设计的电子钟要求为: 1.能够对s(秒)、min(分)和h(小时)进行计时,每日按24h计时制; 2.min和h位能够调整; 3.设计要求使用自顶向下的设计方法。 数字钟的功能实际上是对s信号计数。实验板上可提供2Hz的时钟,二分频后可产生s时钟。数字钟结构上可分为两个部分c计数器和显示器。计数器又可分为s计数器、min计数器和h计数器。s计数器和min计数器由6进制和10进制计数器构成,小时计数器较复杂,需要设计一个24(或12)
Counter24hour
- 用VHDL语言编写的一个二十四进制计数器,一个脉冲输入引脚,一个复位输入端,四个BCD码输出端。与我另外的八个模块是配配套的。-A 24 binary counter programmed with VHDL language.A pulse input, a reset input, four output BCD code. It is one of my total 9 modules that are used to design a digital clock.
CNT10
- 10进制计数器,使用altera芯片集成的80c51软核-10 binary counter, use the 80c51 chip altera soft-core
365counter
- 使用Electronics Workbench 5.0电子仿真软件(EWB)设计的365进制计数器。-Using electronic simulation software Electronics Workbench 5.0 (EWB) design a counter(365 BCD).
source
- FPGA驱动八位数码管,做为16进制计数器。-16 counter,using verilog HDL
cnt60
- 60进制计数器,(由一六进制和十进制连线组成)-60 binary counter (hexadecimal and decimal by a connection form)
verilog1
- 此代码实现了n进制计数器,有清零。保持还有减一计数。-This code implements the n binary counter, there is clear. Keeping it there by a count
my_counter10_test2
- 本程序是用vhdl语言来描写的10进制计数器-decimal counter
jz_6
- 基于VHDL语言编写的六进制计数器-6 system
EDAshuzimiaobiao
- EDA数字秒表 一、总体设计要求: 设计一个数字秒表,共有6位输出显示,分别为百分之一秒、十分之一秒、秒、十秒、分、十分;秒表的最大计数容量为60分钟,当计时达60分钟后,蜂鸣器报警;秒表还需有一个启动信号和一个归零信号,以便秒表能随意启停及归零。 二、技术要点: 1.秒表的逻辑结构主要由显示译码器、分频器、十进制计数器、六进制计数器和报警器组成。 2.最关键的是精确的100Hz计时脉冲如何获得,可由高频时钟信号经分频得到; 3.设计时钟扫描模块seltime和显示译码器