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Sequence-Detector-State-Machine
- 状态机序列检测器设计，包含程序在内，该程序是检测1101-Sequence detection state machine design, including the program included, the program is to test 1101
Lab17_seq_detect
- 一个序列检测器，在时钟的每个下降沿检查数据。当检测到输入序列 din 中出现 1101 或 0110时，输出 flag 为 1，否则输出为 0。 （1）当cs = 1，wr 信号由低变高（上升沿）时，din 上的数据将写入由 addr 所指定的存储单元 （2）当cs = 1，rd = 0时，由 addr 所指定的存储单元的内容将从 dout 的数据线上输出。 -A sequence detector, check the data in each clock falling edge. Wh
detector
- 序列检测器，实验题第一题，懂的人都懂得，可以实现对1101的检测，使用状态机-Sequence detector
Shifter
- Modified 4-bit SISO shift register. Reset value 1101.
Sequence-Detector
- 利用状态机设计一个序列检测器，用以检测“1101”。用btn[1]和btn[0]作为输入分别代表1和0，输入的当前数字显示在数码管最后一位，每当新输入一个数字，之前输入的数字左移一位，依次显示出最近输入的四位数字，无输入时数码管不显示任何数字。clk时钟需要分频后才可作为检测时钟（建议分频至190Hz），每当检测到序列中有“1101”出现时，led[0]点亮，即数码显示管上显示“1101”时led[0]点亮；当按下btn[2]时恢复初始状态。-The use of a state machine
xujiance
- 设计一个序检测电路，功能是检测出串行输入数据Data中的4位二进制序列1101（自左至右输入），当检测到该序列时，输出Out为1；没有检测到该序列时，输出输出Out为0，要求： （1）用状态机方法设计； （2）用Verilog HDL语言设计，用Modelsim软件做功能仿真。(A sequence detection circuit is designed to detect the 4 bit binary sequence 1101 in the serial input data D
random_check
- 随机码流中的报文捕捉器，Verilog编写，本报文捕捉器用于记录报文中数字信号“1”的个数。当报文捕捉器检测到随机码流中出现“1101”的序列后，确认为报头，并开始对后续正式报文中的“1”进行计数，针对AX516系统开发板(A message trap in a random stream, written by Verilog, is used to record the number of "1" in a message. When the packet capture