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ADD_SUB
- 11,13,16位超前进位加法器的Verilog HDL源代码。-11,13,16-CLA for the Verilog HDL source code.
booth_mul
- 一种可以完成16位有符号/无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法,简化了部分积的符号扩展,采用Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元,整个设计用VHDL语言实现。-a 16 to be completed with symbols / unsigned multiplication of the number of binary multipliers. The multiplier used to impr
LAC_adder16
- 十六位超前进位加法器,Verilog HDL-16-ahead adder, Verilog HDL
三种16位整数运算器的ALU设计方法
- 三种16位整数运算器的ALU设计方法,调用库函数74181(4位ALU),组成串行16位运算器。(用74181的正逻辑) B.调用库函数74181和74182,组成提前进位16位运算器。(用74181的正逻辑) 注意:调74181库设计,加进位是“0”有效,减借位是“1”有效,所以最高位进位或借位标志寄存器要统一调整到高有效 C.用always @,case方式描述16位运算器。,Three 16-bit integer arithmetic logic unit of the ALU
ALU1
- ALU 指令格式(16位) op DR SR fun 0--3 4—7 8--11 12--15 指令类 OP码 指令 FUN 功能描述 控制 0000 NOP 0000 空指令 HLT 0001 停机 有条件跳转 0010 JZ 0000 Z=1,跳转 JC 0001 C=1,跳转 JNC 0010 C=0,跳转 JNZ 0100 Z=0,跳转 Jump 0101 无条件跳转 LOAD 001
freq
- 本程序是基于vhdl语言的8位16进制频率计,待测频率范围是1HZ~100MHZ。-This procedure is based on the vhdl language 8 16 hex frequency, frequency range tested 1HZ ~ 100MHZ.
16bitCLA
- 基于Verilog HDL的16位超前进位加法器 分为3个功能子模块-Verilog HDL-based 16-bit CLA is divided into three functional sub-modules
jiafaqi
- Verilog 16位超前进位加法器源码-Verilog 16 bit CLA source
HG_chufaqi_clajiafaqi
- VHDL基-16位的无符号除法器,超前进位加法器可改位数。-VHDL-based-16 bit unsigned divider, CLA can be the median.
FREQTEST.tar
- VHDL写的16进制显示数字频率计,用8位数码管显示-16 hexadecimal display digital frequency meter VHDL
cymometer
- 8位十进制的频率计 有相关的波形仿真,对相应计数器的修改,可以实现任何进制(如8、16、32)的修改-8-bit decimal frequency include the relevant waveform simulation, the corresponding changes to the counter, any band can be achieved (eg, 8,16,32) changes
eda2
- 一个带记数使能,同步复位,带进位输出的增一 六位二进制记数器,记数结果由共阴极七段数码管显示-One with a count enable, synchronous reset, into digital output by 16 binary counter, counting the results from the common cathode seven-segment LED display
xianshiqi
- 4位数码管显示程序,16位入口地址,可以直接显示4位16进制数-Four digital tube display procedures, 16 entrance, can directly address that four hexadecimal number
cla16
- 16位超前进位加法器的源代码,整个工程文件都有,是在ISE10.1下建立的,可以帮助理解超前进位原理(对了,是Verilog的,因为上面没看到只好选VHDL了)-16-bit look-ahead adder the source code files have the whole project was established under the ISE10.1 to help understand the lookahead principle (By the way, is the Ver
Mul16
- 16位高速乘法器,采用booth编码,华莱士压缩,超前进位加法器求和完成-16-bits Multiplier
16bitALU
- 一个16位ALU设计,该ALU主要能实现算术运算(加、减、带进位加、带进位减、加1、减1、传输)、逻辑运算(与、或、非、异或、同或、逻辑左移、逻辑右移操作)。-16bitALU vrilog Code
adder4-7seg
- 这段程序主要是实现了两个16进制的数据相加减,主要思想是由32位的进位加法器的来。目标板是spartan 3的实验板。-This program is to achieve a two-phase addition and subtraction of data 16 hex, the main idea is to carry the 32-bit adder to. Target board is spartan 3 development board.
adder
- 设计一个16×16位的流水线乘法器。 乘法器部分采用16×16进位保留(Carry-save)阵列构成。 最后一行部分积产生单元要求采用超前进位构成。 -Design of a 16 x 16 pipelined multiplier. Multiplier by 16 x 16 carry save array ( Carry-save ). The last line of the partial product generation unit requires u
16-bit-binary-full-adder
- 16位二进制全加器,带最高位的进位,主要用QUARTUS仿真工具实现-16-bit binary full adder
16位超前进位加法器
- 16位超前进位加法器的报告,报告里面含有主代码测试代码仿真结果(16 bit forward adder)