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FPGA_NES
- 这是用FPGA开发NES游戏机的一些资料， 这份文档目前的版本是 0.01 版，只对 NES 的 CPU、内存、系统概况和 PPU 进行了初步介绍-This is the NES game with the FPGA development some of the information, this document is the 0.01 version of the current version, only t
74LS160
- 源码，VHDL语言编写的74LS160计数器-Source code, VHDL language of the 74LS160 counter
LCM_OK_new_8b
- 利用FPGA E2C5T144时序驱动LCM160*160模块，已经驱动点亮LCM模块并且可以使用-use FPGA E2C5T144 drive LCM 160*160 ,is useful
HAS160
- HAS-160 Cipher algorithm verilog code
petrone_thesis
- ADAPTIVE FILTER ARCHITECTURES FOR FPGA IMPLEMENTATION By JOSEPH PETRONE
xapp224datarecovery
- Data recovery allows a receiver to extract embedded clock data from an incoming data stream. The receiver usually extracts the data from the incoming clock/data stream and then moves this data into a separate clock domain. Sometimes, the receiver
HDL
- 基本的门电路和138，160，刚开始学做的，很基础，刚开始学的话可以参考一下-Basic gates and 138,160, just beginning to learn to do very basic, just beginning to learn, then you can refer to
NIOS-II
- nios ii中文教程 可编程软核处理器-nios ii Chinese tutorial programmable soft-core processor
elevator_v2
- 用verilog语言描述的模拟单电梯的运行过程。方向优先原则。(1)每层电梯入口处设有上下请求按钮（一楼只有上请求，6楼只有下请求），电梯内设有顾客到达层次的停站请求开关。 (2)电梯入口处设有电梯当前所处楼层指示装置及电梯运行模式(上升或下降)指示装置。 (3)电梯每2秒升(降)一层楼。 (4)电梯到达有停站请求的楼层，经过1秒电梯门打开，开门指示灯亮，开门3秒后，电梯进入关门中状态，提示乘客可以按下延迟关门按键，此时指示灯闪烁，2秒后电梯门关闭，电梯继续进行，直至执行完最后一个
lock
- 本设计 一个4 位数字锁，并验证其操作。 1、基本功能： （1 ）开锁密码为 4 位十进制数，通过按钮输入密码，输入的密码在4个数码管上显示，若与锁内预置的密码一致，输出开锁信号（以点亮一个LED灯表示开锁）。 （2）按钮开关输入须消抖处理。 2、扩展功能： 用户可以设置锁内的密码； 若输入密码三次不正确，输出报警信号，报警信号可以通过闪烁LED或某个数码管上小数点指示。 设置一个复位按键，忘记密码后可通过该复位按键恢复出厂原
RS(204-188)decoder
- rs_decoder.v（顶层文件）, SyndromeCalc.v（计算伴随式）, BM_KES.v（BM求解关键方程）, Forney.v（Forney算法求误差样值）, CheinSearch.v（搜索错误位置）,ff_mul.v（有限域乘法）。 ROM及初始化文件： rom_inv.v（求逆运算）, rom_power.v（求幂运算）； rom_inv.mif（ROM初始化文件）, rom_power.mif（ROM初始化文件）。 仿真波形：
ls74160
- VHDL设计的160集成电路，仿真测试正确，可以使用。-160 IC VHDL design, simulation tests correctly, can be used.
Four-quiz-Responder
- 运用VHDL语言实现四路智力竞赛抢答器。抢答器的主要功能模块是是：1、对第一抢答信号的鉴别和锁存功能；2、计分功能。3、数码显示 ；4、答题限时功能。在本设计主要讲述抢答、计分和警告的功能。-Using VHDL language quiz four Responder.Responder main function modules are: 1, for the first answer to identify and latch signal 2, scoring functio
FPGA-high-precision-frequency-meter
- 基于FPGA的高精度频率计设计实验 展示数字存储示波器基本工作原理。 展示硬件测频和测周的基本原理。 在现有综合实践平台上开发DSO硬件频率计模块的方案及流程。 结合数据采集、存储和触发模块的FPGA代码。 FPGA代码完善DSO的频率计模块，实现高精度测频和测周功能。-FPGA-based high-precision frequency meter design experiments Demonstrate the bas
ex9_cof_M4K_test1
- FPGA器件中通常嵌入一些用户可配置的存储块，此代码是关于基M4K块的单RAM配置仿真实验。 -FPGA devices are usually embedded memory blocks some user-configurable, this code is based on a single M4K block RAM configuration simulation.
verilog-juanjima
- 卷积码是一种重要的前向纠错信道编码方式，其纠错性能常常优于分组码，且(2,1,7)卷积码已应用于现代卫星通信系统中。Viterbi译码算法能最大限度地发挥卷积码的优异性能。这里采用Verilog HDL语言设计出(2,1,7)卷积码的编码器模块和基于Viterbi算法的译码器模块，译码器采用全并行结构，译码速度快-Convolutional code is an important forward error correction channel coding method, and
clock
- 数字时钟设计 设计一个数字时钟 要求:(1)用数码管显示时/分/秒 (2)有时间预置功能 (3)能用蜂鸣器报时-Digital Clock Design Design a digital clock Requirements: (1) with the digital display hours/minutes/seconds (2) has the time preset function
DS1302
- 基于板载DS1302的电子时钟设计 AX301开发板上配置了一片实时时钟（RTC）芯片，型号DS1302。学习和掌握DS1302的基本原理，并完成电子时钟的设计。 要求：（1）用数码管显示时，分，秒； （2）有时间预置功能；-Design of Electronic Clock Based on Onboard DS1302 AX301 development board is equipped with a real-time clock (RTC) chip, model
Lab4
- RAM design Objectives 1. Working with generic units. 2. Working with Arrays 3. Working with integers