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digitalsystemDesign
- 第7章数字系统设计实例 7.1 半整数分频器的设计 7.2 音乐发生器 7.3 2FSK/2PSK信号产生器 7.4 实用多功能电子表 7.5 交通灯控制器 7.6 数字频率计-Chapter 7 Digital System Design Example 7.1-integer dividers designed Music Generator 7.2 7.3 2F SK/2PSK Signal Generator 7.4 Table practical multi-f
rs_decoder_31_19_6.tar
- Hard-decision decoding scheme Codeword length (n) : 31 symbols. Message length (k) : 19 symbols. Error correction capability (t) : 6 symbols One symbol represents 5 bit. Uses GF(2^5) with primitive polynomial p(x) = X^5 X^2 + 1
9.3_Pulse_Counter
- 基于Verilog-HDL的硬件电路的实现 9.3 脉冲计数与显示 9.3.1 脉冲计数器的工作原理 9.3.2 计数模块的设计与实现 9.3.3 parameter的使用方法 9.3.4 repeat循环语句的使用方法 9.3.5 系统函数$random的使用方法 9.3.6 脉冲计数器的Verilog-HDL描述 9.3.7 特定脉冲序列的发生 9.3.8 脉冲计数器的硬件实现 -based on V
hamming.tar
- Verilog语言实现的Hamming(3,7)编码器，可用于FPGA实现
3
- 基于VHDL语言的3级序列的产生，可以循环产生周期为7的m序列
lift.rar
- （1）用VHDL实现四层电梯运行控制器。 （2）电梯运行锁用一按钮代替（开锁上电），低电平可以运行，高电平不能运行。 （3）每层电梯入口处设有上行、下行请求按钮，电梯内设有乘客到达层次的停站要求开关，高电平有效。 （4）有电梯所处楼层指示灯和电梯上行、下行状态指示灯。 （5）电梯到达某一层时，该层指示灯亮，并一直保持到电梯到达另一层为止。电梯上行或下行时，相应状态指示灯亮。 （6）电梯接收到停站请求后，每层运行2秒，到达停站层，停留2秒后门自动打开，开门指示灯亮，开门6秒后电梯自动关门
part2
- Implement a 3-digit BCD counter. Display the contents of the counter on the 7-segment displays, HEX2− 0. Derive a control signal, from the 50-MHz clock signal provided on the DE2 board, to increment the contents of the counter at one-se
Rs232sourcecode
- Working RS232 controller running at 9600 Hz. Consist of Transmitter and Receiver Module. Tested in FPGA Spartan 3 Included files for testing at FPGA - Scan4digit .vhd - to display at 7 sgement display - D4to7 .vhd - Convert HEX decimal to
SSC
- Implement the 7 segment diplay on spartan 3
rafal2
- VHDL project for FPGA SPartan 3 using IseWebpack 10.1. This is an implemetation of FSM for testing 7 segment with dot point 4 digit LED display.
FPGA
- 第一章、为什么工程师要掌握FPGA开发知识？ 5 第二章、FPGA基本知识与发展趋势 7 2.1 FPGA结构和工作原理 7 2.1.1 梦想成就伟业 7 2.1.2 FPGA结构 8 2.1.3 软核、硬核以及固核的概念 15 2.1.4 从可编程器件发展看FPGA未来趋势 15 第-The first chapter, why engineers should master the knowledge of FPGA development? 5, Chapter
taxi
- 基于FPGA的出租车计费器 所要设计的出租车计价器，要求能够显示里程数和乘客应付的费用，其中里程数精确到0．1km，乘客应付的费用精确到O．1元，显示必须以十进制的形式来进行。出租车的计费标准为：起步价6元，里程在3 km以内均为起步价；里程在3～7 km之间时，每行驶1 km增加1．6元；超过7 km时，每行驶1 km增加2．4元。-FPGA-based taxi meter by meter taxi to design, requires the ability to show mi
counter_interleaver
- It is verilog based implementation of interleaver and counter for 0,15,3,7,8,4,2,14
UART_TX_RX-3.7
- UART_TX_RX 8 bit at a time-UART_TX_RX 8 bit at a time
FPGA-lasted-7-days-Altera-v1.0
- verilog 语言，通向FPGA之路---七天玩转Altera 3本，高人总结，对fpga开发很有帮助！经典，教程，vhdl，笔记。-Verilog language, superior to summarize and fpga development to have the help very much! Classic, tutorials, VHDL, notes.
digita_clock
- spartan 3 7 segment clock display
my_eda(3-7)
- 一些关于VHDL的基础小模块程序，比如分频，计数，移位，锁存等程序-Some small modules based on the VHDL program, such as frequency, counting, shift, latches and other procedures
LEON3_GRLIB_Source_grlib-gpl-1.3.7-b4144.tar-(1).
- Leon3 Ultra Sparc Compatible Processor
state_led_one
- 基于verilog HDL的状态机8位流水灯（一个按键控制左转和右转），开发环境Diamond 3.7(64-bit)；FPGA采用LCMXO2-1200HC-4MG132C；时钟25M；开发板：与非网小脚丫-Based verilog HDL state machine eight light water (a key control buttons turn left and turn right), the development environment Diamond 3.7 (64-b
BASYS-3-Artix-7
- 使用BASYS 3 Artix-7 FPGA设计数字系统和数字逻辑的VHDL代码-VHDL code for designing digital systems and digital logic using the BASYS 3 Artix-7 FPGA