搜索资源列表
maxshiyan
- 大学vhdl语言实验大全,基于max-plus2平台,内有8-3译码器,8位加法器,数字钟，数码显示，74ls138，8，4位计数器，d，rs触发器，加法器，交通灯等，此原码基于长江大学可编程器件实验箱,如要运行在其他平台上需要重新定义管脚-University VHDL language experiment Daquan, based on the max-plus2 platform within 8-3 decoder, 8 Adder, digital clock, digital d
codeofvhdl2006
- 【经典设计】VHDL源代码下载～～ 其中经典的设计有：【自动售货机】、【电子钟】、【红绿灯交通信号系统】、【步进电机定位控制系统】、【直流电机速度控制系统】、【计算器】、【点阵列LED显示控制系统】 基本数字逻辑设计有：【锁存器】、【多路选择器】、【三态门】、【双向输入|输出端口】、【内部（缓冲）信号】、【编码转换】、【加法器】、【编码器/译码器】、【4位乘法器】、【只读存储器】、【RSFF触发器】、【DFF触发器】、【JKFF触发器】、【计数器】、【分频器】、【寄存器】、【状态机】
4bitadd
- 4位全加器原码，包括仿真码和4位计数器码。-four full adder original code, including the simulation code and four counter code.
code
- 设计一个可编程间隔定时器，完成8253的功能，实现以下几点要求： 1、 含有3个独立的16位计数器，能够进行3个16位的独立计数。 2、 每一种计数器具有六种工作模式。 3、 能进行二进制/十进制减法计数。 4、 可作定时器或计数器。
CNT4B
- 基于VHDL的4位带异步清零的二进制计数器。
VHDL-XILINX-EXAMPLE26
- [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序列检测器的设计][13--用状态机对ADC0832电路控制实现SIN函数发生器][14--用状态机实现AD
seg73
- 递增方式在4位数码管上向上计数显示从0000-0001->0002……..9999….0000….0001…. -- 利用CPLD设计了一个4位十进制计数器，并用数码管显示当前计数值
pinluji.rar
- 四位十进制频率计设计 包含测频控制器（TESTCTL），4位锁存器(REG4B)，十进制计数器（CNT10）的原程序(vhd)，波形文件(wmf ),包装后的元件(bsf)。顶层原理图文件（Block1.bdf）和波形。 ,Four decimal frequency meter measuring frequency controller design includes (TESTCTL), 4 bit latch (REG4B), decimal counter (CNT10) of t
Vhdl1
- 具有异步清零、同位输入/输出的4位计数器的VHDL代码（包含一个实体和一个与之对应的结构体）-With asynchronous clear, with digital input/output 4-bit counter of the VHDL code (including an entity and a corresponding structure)
ripple_carry_counter
- verilog 语言的简单的4为脉动进位计数器，附带仿真的激励块-verilog language into a simple 4-bit counter for the pulse, with the incentive simulation block
VHDLdigital
- 7段数码管译码器设计与实现 一．实验目的 1. 掌握7段数码管译码器的设计与实现 2. 掌握模块化的设计方法 二．实验内容 设计一个7段数码管译码器，带数码管的4位可逆计数器 [具体要求] 1. 7段数码管译码器 使用拨码开关SW3, SW2, SW1, SW0作为输入，SW3为高位，SW0为低位。 将输出的结果在HEX1，HEX0显示。当输入为‘0000’~‘1111’显示为00~15， 2. 带数码管的4位可逆计数器 将实验三的结果
experiment4_play
- VHDL实验四，设计一个异步清零和同步时钟使能的4位加法计数器-VHDL Experiment 4, an asynchronous reset and synchronous design clock enable 4-bit adder counter
S_81
- 内有8-3译码器,8位加法器,数字钟，数码显示，74ls138，8，4位计数器，d，rs触发器，加法器，交通灯等-There are 8-3 decoder, 8-bit adder, digital clock, digital display, 74ls138, 8,4 bit counter, d, rs flip-flops, adders, traffic lights, etc.
adder4
- 此源代码是基于Verilog语言的4 位全加器，4 位计数器、 4 位全加器的仿真程序、4 位计数器的仿真程序是用EDA语言描述4 位全加器，有广泛的应用。-The Verilog language source code is based on the 4-bit full adder, 4 bit counter, 4-bit full adder simulation program, 4-bit counter of the simulation program is to use la
4.ripple.counter
- 4位 ripple的寄存器计数器，代码和设计图-4 bit ripple counter code and layout
CNT4
- 好的4位计数器代码，大家需要可以下载，谢谢了。-4-bit counter is a good code, you need to download, thank you.
counter2b
- 基于vhdl完成4位计数器功能的实现，并基于此程序完成16位加法器程序的编写，内附testbench,测试成功。-Based on the vhdl completed four counter function to achieve, and the completion of a 16-bit adder program written based on this program, enclosing testbench, the test is successful.
mux
- 对20MHZ时钟进行分频。之后用分频后的频率作为时钟信号同步后级的模16计数器。4位计数器输出信号可以用来控制MUX进行数据通道的定时采集。-To 32 magnitude optional 20 MHZ clock frequency division.After using crossover frequency as the clock signal synchronization after level 16 counter modules.Four counter output sig
01_Counter_Design
- 基于FPGA控制的4位计数器，已经过调试仿真验证，可用-FPGA-based control of the 4-bit counter, has been debugging simulation available
4位全加器 计数器等程序
- EDA仿真工具使用的，进行EDA开发的多个程序； 包括：4位全加器，12分频，128分频，篮球计数秒表（部分），计数器； 可以搭配EDA仿真软件使用，也可以搭配开发板使用；(EDA simulation tools used for EDA development of multiple programs; Including: 4 bit full adder, 12 frequency division, 128 frequency division, basketball cou