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FPGA-CPLD_DesignTool(5-6)
- FPGA-CPLD_DesignTool(example5-6),需要的朋友可以下载-FPGA-CPLD_DesignTool (example5-6), a friend in need can be downloaded
IIS_VHDL
- VHDL实现了IIS接口程序，在Quartus II 6.0上编译通过，在板子上可以读取IIS数据-IIS VHDL interface procedures, the Quartus II 6.0 compiled by the board can read data IIS
FIFO_Syn
- 同步FIFO功能，verilog语言描述，通过了modelsim 6.0 仿真，Quartue综合
4VerilogFIFO
- 一种新的FIFO实现方法,verilog描述，通过modelsim 6.0 仿真，Quartue综合
8051-vhdl-code
- 单片机8051 IP内核的VHDL源码，需要的开发环境QUARTUS II 6.0。
6-portRegisterFile
- 6端口寄存器IP内核VHDL源代码，所需的开发环境是QUARTUS II 6.0。
BIST_Circuits
- BIST 电路IP核的VHDL语言源代码，需要的开发环境是QUARTUS II 6.0。
quartus6.0
- Atlera 公司的开发软件平台quartus 6.0的license
modelsim6.0
- modelsim使用教程6.0，详细介绍modelsim使用方法
eetop.cn_Crack_Modelsim.SE.6.6
- Modelsim 6.6c keygen
Synplify.Premier.v9.6.2.with.I
- Synplify.Premier.v9.6.2.with.Identify.3.0.2 crack,Synplify.Premier.v9.6.2.with.Identify.3.0.2 crack
modelsim-win32-6.5-se_Crack
- modelsim-win32-6.5-se 解破文件。 功能全。可以用到2020年。可以用于VHDL,VERILOG, system C 等模拟及混合模拟。-modelsim-win32-6.5-se solutions broken files. full loaded. expired in 2020.. Can be used for VHDL, VERILOG, system C simulation and mixed simulation.
modelsim6_0_user_guide
- Modelsim 6.0 中文版使用教程，从安装到使用，图文详解介绍，适合初学者学习-Modelsim 6.0 Chinese version of the use of tutorials, from installation to use, including picture introduction, suitable for beginners to learn
tutorial
- quartus ii 6.0版本tutorial文件，在不同的版本中会出现不同的说明介绍，包括6.0/ 7.2/ 8.0。-tutorial for quartus ii 6.0 that illustrate a quiker way to get access of basic feature of the design software
eetop.cn_Altera6.0_10.0sp1
- eetop.cn_Altera破解器6.0-10.0sp1.rar包括最新的Quartus10.0破解版。-eetop.cn_Altera cracker 6.0-10.0sp1.rar including the latest Quartus10.0 cracked version.
Clocking-resources-Spartan-6
- CLOCK RESOURCES FOR SPARTAN 6 LX150T.
modelsim-6.0
- 硬件描述语言仿真工具modelsim 6.0的附图详细教程-the detail tutorial of modelsim 6.0 with pictures
Modelsim-6.0--
- Modelsim 6.0 詳細教學使用手冊-Of Modelsim 6.0 for more detailed teaching manual
clock_for_6.0
- 基于FPGA的电子钟，开发环境是Quartus II 6.0。功能是3个按键分别设置时分秒。通常作为课程设计，供同学参考~-Electronic bell, development environment based on FPGA Quartus II 6.0. The function is the three buttons to set the hour, minute and second. Usually as courses designed for students to ref
FPGA_USB2.0设计
- 把FX2配置成从FIFO的模式， 配置为单片机工作时钟24M，端点2输出，字节1024，端点6输入，字节1024，信号全设置为低电平有效等。我们的模块驱动时钟我们配置成内部输出时钟，也就是让FX2给我们的设计当做时钟源，输出一个最大的配置时钟48M的时钟。(The FX2 is configured from FIFO mode, configured as MCU working clock 24M, endpoint 2 output, byte 1024, endpoint 6 input