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搜索资源列表

  1. hourse_race_light(7seg)

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  2. 这是我用Xilnx公司的sparten3 FPGA开发板上,用集成开发环境ISE设计制作的一个跑马灯程序,就如同一个小型的霓虹灯。供大家参考。-This is the company I used Xilnx the sparten3 FPGA development board. use integrated development environment ISE design of a Bomadeng procedures, it is like a small neon lights.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:7.62kb
    • 提供者:汪莉莉
  1. Kbtestbench

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  2. VHDL编写的Keyboard control使用ps2 keboard来使fgpa的led上显示键盘的二进制代码,用4个7seg来显示0-9的数字,该程序包含testbench.-ps2 keyboard controller which could enable led on fgpa to show the binary code of each key on ps2 keyboard and another four 7segment will display the number fr
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:2.23kb
    • 提供者:hongwan
  1. 7seg-led

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  2. VHDL的彩灯程序,内含数码管和led灯的显示,按照各种循环方式一次显示-The Lantern VHDL program, containing the digital pipe and led lights are displayed, according to a variety of recycling methods show once again that
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:17.01kb
    • 提供者:liwx
  1. speed_measure_on_7_segment

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  2. Period method of frequency measuring (change constant to speed measure). DE2 Board Quartus project. Input signal on GPIO, result on 7seg, start/stop with key[0].
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:39.8kb
    • 提供者:shaitan
  1. 7SEG-VHDL

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  2. 7段数码管的设计与实现 用真值表法和逻辑表达式两种-7 Design and implementation of digital control and logic expressions with a truth table of two
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:35.45kb
    • 提供者:YeZiqiang
  1. adder4-7seg

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  2. 这段程序主要是实现了两个16进制的数据相加减,主要思想是由32位的进位加法器的来。目标板是spartan 3的实验板。-This program is to achieve a two-phase addition and subtraction of data 16 hex, the main idea is to carry the 32-bit adder to. Target board is spartan 3 development board.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:639.69kb
    • 提供者:张元甲
  1. 7Seg---LED

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  2. VHDL设计实验,实现VHDL设计控制交通灯-VHDL design of experiments, designed to control traffic lights to achieve VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:390.57kb
    • 提供者:nick
  1. demo2-seg1

    0下载:
  2. vhdl demo of 7seg of ALTERA BOARD
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:597.31kb
    • 提供者:aaa
  1. 7seg-and-display

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  2. key matrix with lcd using PIC microcontroller
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:2.85kb
    • 提供者:sheshesherif
  1. bcd-7seg

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  2. Create a VHDL code representation of a BCD-to-Seven segment decoder. bcd 7 segment
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:7.57kb
    • 提供者:zra syaf
  1. BCD_to_7SEG

    0下载:
  2. BCD to 7-segment decoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:722byte
    • 提供者:Eka
  1. seg70_ise7_bak

    0下载:
  2. 7SEGMENT VHDL CODE-THIS CODE VERY GOD FOR DRIVE 7SEG-IN ISE FUNDATION 11.1
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:725.5kb
    • 提供者:mehdi
  1. keyboard

    0下载:
  2. VHDL a PS2 keyboard program to view some buttons on 7seg digit display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-28
    • 文件大小:253.34kb
    • 提供者:Pawel
  1. zobrazenie_16_bit_cisla_paralel

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  2. 16 bit switch input view in hexa format on 7seg display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:226.62kb
    • 提供者:vylo
  1. bcd

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  2. 这是一个在vhdl中BCD的编程代码 为了可以让它更直观的表现出来 我们最后用7seg的方式 让其表示出来 把结果更加直观的呈现-This is a BCD in vhdl programming code in order to be able to make it more intuitive performance out of our way to let it finally 7seg represented more intuitive presentation of the res
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:5.06kb
    • 提供者:zhangzicong
  1. Security-System

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  2. The security system implemented monitors the state of eight doors (open or closed) and shows the state in leds when the selector indicate it. Also the number corresponding to the desired door is shown in a 7seg display.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:658.01kb
    • 提供者:dokuro
  1. contadorBCD

    0下载:
  2. 7seg decoder for the best displays
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:177.76kb
    • 提供者:John
  1. AVA6SV2_DIPLED

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  2. A project in vhdl that uses 74hc595 to read up to 16 key and write to 4*7seg simultaneously in pure vhdl code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:296.91kb
    • 提供者:mehdi
  1. MTM_UEC1_lab04_raportfinalny

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  2. verilog hdl BCD to 7seg converter with testing module
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:546.95kb
    • 提供者:ocmob
  1. 7seg

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  2. 7seg.rar this file is use to fpga(altera) HEX-7seg verilog/VHDL-
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-13
    • 文件大小:2.91mb
    • 提供者:mark
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