搜索资源列表
单片机坐标定时器实验
- http://www.edacn.net/cgi-bin/forums.cgi?forum=7&topic=9127下,则R3～R0的输出信号中会有一个为1,但我们还是是无法确定哪一个键被按下,必須要从R3 ～R0 的输出信号与C3～C0的扫描信号共同決定那个按键被按下. 编写VHDL的构思: 外部接口包括: a. INPUT脚 : CLK , R3～R0. b. OUTPUT脚 : C3～C0 , DATA3～DATA0(辨别出的按键值). -7topic http://ww
ongame
- 一个游戏 the hardware for the game includes a number of displays, each with a button and -- a light, that each represent a bin that can store marbles (beans). -- -- The display indicates the number of marbles in each bin at any given time. --
nios2-flash-override.rar
- 在开发nios2时，当把nios2中写的程序烧录到用epcs4中时会报错，原因是找不到epcs的映射资料，把这个文件，放到quartus根目录的bin文件夹内后，再打开一次flash program，就能下载成功！,Nios2 in the development, when the procedures wrote nios2 writers to use when epcs4 in error, the use of this document, into the root director
recuart_50m
- 本代码功能为实现接收PC发送的串口数据功能 程序通过quartusII 8.1编译，使用verilog语言编写。 可在彬杰科技*BJTECH公司基于altera epm240的开发板上验证。 （开发板网址http://item.taobao.com/auction/item_detail-0db1-69fe7069aa3ba544abf783bc4427b377.htm） 有需要的朋友可以下载参考-The code functions to achieve the receivi
bin2bcd
- Binary to BCD converter
VGA_test50m
- 本代码功能为实现VGA显示功能，即实现在显示器上显示640*480彩条。 程序通过quartusII 8.1编译，使用verilog语言编写。 可在彬杰科技*BJTECH公司基于altera epm240的开发板上验证。 （开发板网址http://item.taobao.com/auction/item_detail-0db1-69fe7069aa3ba544abf783bc4427b377.htm） 有需要的朋友可以下载参考-The code functions to achi
IR
- 本代码功能为实现38/30KHZ红外线接收功能 程序通过quartusII 8.1编译，使用verilog语言编写。 可在彬杰科技*BJTECH公司基于altera epm240的开发板上验证。 （开发板网址http://item.taobao.com/auction/item_detail-0db1-69fe7069aa3ba544abf783bc4427b377.htm） 有需要的朋友可以下载参考-The code functions to achieve 38/30KHZ
ps2test
- 本代码功能为实现接收PS2键盘编码功能。 程序通过quartusII 8.1编译，使用verilog语言编写。 可在彬杰科技*BJTECH公司基于altera epm240的开发板上验证。 （开发板网址http://item.taobao.com/auction/item_detail-0db1-69fe7069aa3ba544abf783bc4427b377.htm） 有需要的朋友可以下载参考-The code functions to achieve the receiver
halfclk
- 本代码功能为实现输入时钟的1.5分频功能。 程序通过quartusII 8.1编译，使用verilog语言编写。 可在彬杰科技*BJTECH公司基于altera epm240的开发板上验证。 （开发板网址http://item.taobao.com/auction/item_detail-0db1-69fe7069aa3ba544abf783bc4427b377.htm） 有需要的朋友可以下载参考-The code functions as the input clock fre
virtex-5fpgaconfigurationuserguide
- virtex-5 上电加载程序的时序的详细说明，包括bin文件的加载时序-virtex-5 on the power loader timing of the detailed descr iption, including the bin file load timing
matlab-gmsk
- 基于matlab和vhdl的通信原理gmsk调制算法，主要包括GMSK相位路径的计算,GMSK眼图的仿真以验证相位计算的正确性,正余弦表的量化及bin文件的生成,以及用VHDL硬件语言所描述的基于EPM7128的地址逻辑.-Matlab and vhdl based on the principle gmsk Modulation of communication, including GMSK phase path calculation, GMSK eye diagrams of the s
simulation_Text_Access
- 基于VHDL的仿真simulation激励，读取Text IO文件中的bin类型文件中的二进制数，作为仿真激励。-VHDL Read bin type file。
eprom
- Verilog编写的eprom仿真模型，包括testbench文件和测试用bin文件-Write eprom Verilog simulation model, including the testbench file and bin file for testing
fdd
- 按键消抖，对时钟沿计数决定是否将bin值给内部的按键值。-Debounced buttons, whether on the edge of the clock count within the bin value to the key value.
fulladder
- 由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实验箱上SW0,SW1,SW2键作为输入，并将输入的信号连接到红色LED管LEDR0,LEDR1,LEDR2上便于观察，sum,cout信号采用绿色发光二极管LEDG0,LEDG1来显示。 图1.1 全加器原理图-it s a
Pennebaker---Adaptive-Bin-Arithmetic-Coder.pdf.zi
- embedded block coding
bin
- BIN dumps for printer toners
LabA1Design1
- 设计求两数之差的绝对值电路：电路输入aIn、bIn为4位无符号二进制数，电路输出out为两数之差的绝对值，即out=|aIn-bIn|。要求用多层次结构设计电路，即调用数据选择器、加法器和比较器等基本模块来设计电路。-Design for the number two absolute value of the difference between circuits: circuit input aIn, bIn a 4-bit unsigned binary number, the circu
Crack_QII_13.1_Windows
- 采用骏龙科技这个13.1新版本破解器.对于已经用了老版本破解器的网友，请把bin和bin64下的sys_cpt.dll删除，然后把sys_cpt.dll.bak名字改成sys_cpt.dll，也就是先恢复正版，然后用这个破解器破解。注意老的license文件也要删除，改用这个新版本破解器附带的license-Cytech Technology 13.1 using the new version of this cracker. Has been used for the old version
DSP-IN-FPGA
- 何宾所著的关于FPGA用于实现DSP的设计方法与原理，非常详细，对初学者帮助很大 -He Bin on the FPGA used to achieve the DSP design methods and principles, very detailed, great help for beginners