搜索资源列表
booth_mul
- 一种可以完成16位有符号／无符号二进制数乘法的乘法器。该乘法器采用了改进的Booth算法，简化了部分积的符号扩展，采用Wallace树和超前进位加法器来进一步提高电路的运算速度。本乘法器可以作为嵌入式CPU内核的乘法单元，整个设计用VHDL语言实现。-a 16 to be completed with symbols / unsigned multiplication of the number of binary multipliers. The multiplier used to impr
float_mul
- booth 乘法器 不同于传统的算法实现
vhdl
- 用VHDL语言编写的一个乘法器校程序 是基于BOOTH算法的
booth.rar
- 一个基于VerilogHDL语言的16位的booth算法的乘法器及其测试代码,VerilogHDL language based on the 16-bit multiplier of the booth algorithm and test code
multiplier.tar
- 用vhdl实现的booth算法乘法器，包含了multiplexer和rca adder，同时提供了一个测试文件，modelsim测试通过-Algorithm with a booth multiplier vhdl implementation, including a multiplexer and rca adder, while providing a test file, modelsim test pass
booth
- 基于verilog的booth算法的乘法器-Based on the booth algorithm verilog multiplier
Booth_mul4_v
- 四位BOOTH乘法器 Booth算法(布斯算法),一个比较推荐的带符号乘法算法-Booth_mul4
lunwen
- 潘明海 刘英哲 于维双 (论文) 中文摘要： 本文讨论了一种可在FPGA上实现的FFT结构。该结构采用基于流水线结构和快速并行乘法器的蝶形处理器。乘法器采用改进的Booth算法，简化了部分积符号扩展，使用Wallace树结构和4-2压缩器对部分积归约。以8点复点FFT为实例设计相应的控制电路。使用VHDL语言完成设计，并综合到FPGA中。从综合的结果看该结构可在XC4025E-2上以52MHz的时钟高速运行。在此基础上易于扩展为大点数FFT运算结构。 -Pan Mingha
booth
- 一个booth乘法器的小例子, 有助于理解booth算法-An example for a booth multiplier in Verilog HDL
Multiplier
- 使用三种不同结构（加法树、查找表、Booth算法）实现的乘法器，带有测试文件。-Use of three different structures (addition tree, look-up table, Booth algorithm) to achieve the multiplier, with testbench files.
Multiplier16
- 本文设计了一种可以实现16位有符号/无符号二进制数乘法的乘法器。该乘法器采用了补码一位乘（Booth算法), 简化了部分积的数目, 减少了某些加法运算,从而提高了运算速度。该乘法器利用Verilog代码实现，通过Modelsim软件对相应的波形进行仿真验证，并通过QuartusII软件对源码进行编译综合。-This paper designed a 16 signed/unsigned binary number multiplication of the multiplier can be a
15x15mul
- 自己写的布斯4算法的华莱士树无符号数乘法器，3-2压缩，亲测可用-Wallace wrote the number 4 Booth algorithm unsigned multiplier, 3-2 compression, pro-test available
multi_booth
- booth乘法器,实现普通booth乘法算法(Booth multiplier to implement the common Booth multiplication algorithm)
multiplier
- Booth乘法器是属于位操作乘法器，采用流水线结构实现(The Booth multiplier is a bit-operated multiplier that is implemented in a pipeline structure.)